[发明专利]一种宽带数字解跳装置

说明书

技术领域

本发明涉及一种宽带数字解跳装置，特别是涉及一种适用于突发通信系统中的宽带解跳装置。

背景技术

为了解决信息拥堵，增强系统的抗干扰能力，现实中很多突发通信系统，比如二次雷达，都采用跳扩频技术体制，跳扩频系统比一般的系统具有更高的设计复杂度，尤其是接收信道中的模拟跳频源和预选滤波器的设计，它们占用资源多，使用繁琐，常常是影响系统成功与否的设计瓶颈。为了保证有较高的动态和灵敏度，绝大多数接收机都选用经典的超外差低中频接收架构，每次都要先经过预选滤波器滤掉镜频和干扰信号，然后通过模拟混频器和跳频本振下变成固定的低中频信号，从而实现解跳功能。但公知的是采用此种方式会增加较多的模拟信号处理环节，如预选滤波器、混频器、跳频本振、各种均衡器等，这些模拟电路的不仅会造成信号失真，而且对提高可靠性、缩小体积、降低成本和功耗也是不利的。同时，由于模拟滤波器限制了中频带宽，也导致了系统可扩展性差。

发明内容

本发明要解决的技术问题是提供一种系统设计复杂度更低，产品可靠性更高，扩展性更好的适用于突发通信系统中的宽带解跳装置。

本发明采用的技术方案如下：

随着大规模集成电路技术的迅速发展，数字信号处理的手段得到极大增强，现在FPGA内部运算速度最高可达近1GMHz，通过FPGA内部上百万门的逻辑资源，实现接收系统的宽带数字解跳变为可能。

一种宽带数字解跳装置，其特征在于：包括依次相连的采样时钟电路、宽带A/D采样转换电路、信号处理电路和外部接口电路；其中，宽带A/D采样转换电路用于接收宽带射频及高中频信号；信号处理电路包括依次相连的时序控制电路、数字DDS电路和低通滤波电路；所述时序控制电路与宽带A/D采样转换电路相连；所述低通滤波电路与外部接口电路相连。

所述采样时钟电路产生的时钟信号精度小于等于1ppm，抖动少于1ps。

还包括连接于数字DDS电路与低通滤波电路之间的数字降速电路。

所述时序控制电路又与外部接口电路和采样时钟电路相连。

所述时序控制电路还包括数据缓存模块。

所述采样时钟电路还包括滤波匹配电路。

所述宽带A/D采样转换电路包括A/D转换电路和两个相同的无源差分匹配电路；两个无源差分匹配电路串联后与A/D转换电路相连。

所述两个无源差分匹配电路背对背相连。

所述数字DDS电路还包括随机扰动模块，所述随机扰动模块与DDS电路中相位累加器的寄存器和加法器相连；所述随机扰动模块又与时序控制电路相连。

所述低通滤波电路为倒置型低通滤波电路。

与现有技术相比，本发明的有益效果是：能够用数字化的方式实现了突发通信中常要的解跳功能，且具有小型化，低功耗，高性价比等特点，可靠性高，扩展性强。

附图说明

图1为本发明其中一实施例的原理示意图。

图2为图1所示实施例中的采样时钟电路的滤波匹配电路示意图。

图3为图1所示实施例中宽带A/D采样转换电路中两个无源差分器的连接示意图。

图4为图1所示实施例中数字DDS电路框图。

图5为图1所示实施例中数字降速电路框图。

图6为图1所示实施例中低通滤波电路框图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

本说明书(包括任何附加权利要求、摘要和附图)中公开的任一特征，除非特别叙述，均可被其他等效或者具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。

如图1所示，一种宽带数字解跳装置，包括依次相连的采样时钟电路、宽带A/D采样转换电路、信号处理电路和外部接口电路。其中，宽带A/D采样转换电路用于接收宽带射频及高中频信号，在时钟驱动下，把宽带模拟信号转换成数字信号，并提供给信号处理电路。采样时钟电路产生时钟信号，传输给宽带A/D采样转换电路。信号处理电路包括依次相连的时序控制电路、数字DDS电路和低通滤波电路；所述时序控制电路与宽带A/D采样转换电路相连；所述低通滤波电路与外部接口电路相连。