[发明专利]半导体器件的制造方法

说明书

技术领域

本发明涉及半导体技术领域，特别是涉及一种半导体器件的制造方法。

背景技术

随着集成电路特征线宽缩小到90nm以下，人们逐渐引入了高应力氮化硅技术来提高载流子的电迁移率。通过在NMOS/PMOS上面淀积拉应力和压应力氮化硅作为通孔刻蚀停止层(Contact Etch Stop Layer，CESL)。尤其是在65nm制程以下，为了同时提高NMOS/PMOS的电迁移率，有时需要同时淀积拉应力和压应力氮化硅于不同的MOS上。

这种技术称之为双应力层技术(Dual Stress Layer，DSL)。当采用DSL技术时，需要利用选择性刻蚀技术将位于PMOS上面的拉应力氮化硅、以及NMOS上面的压应力氮化硅去除。

典型的应用DSL技术的半导体器件的结构如图1所示，包括半导体衬底10，该半导体衬底10包括NMOS区和PMOS区，以及NMOS的栅极11和PMOS的栅极12，拉应力层13覆盖在所述NMOS的栅极11上，压应力层14覆盖在PMOS的栅极12上。

但是在生产中发现，容易产生光阻残余等缺陷，最终导致光阻定义出的尺寸不一致而使得工艺达不到要求。如图2所示，例如在对拉应力层13进行刻蚀时，光阻不会被完全去除，会产生光阻残余16，这势必会影响PMOS区拉应力层13的去除，进而影响制得器件的性能。

发明内容

本发明的目的在于，提供一种半导体器件的制造方法，以解决现有技术中在对应力层进行刻蚀时容易出现光阻残余的问题。

为解决上述技术问题，本发明提供一种半导体器件的制造方法，包括：

提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，以及NMOS的栅极和PMOS的栅极；

在所述半导体衬底上形成拉应力层；

对所述拉应力层进行远程等离子体处理；

通过光刻刻蚀工艺去除PMOS区上的拉应力层；

在所述半导体衬底上形成压应力层；

对所述压应力层进行远程等离子体处理；

通过光刻刻蚀工艺去除NMOS区上的压应力层。

可选的，对于所述的半导体器件的制造方法，所述远程等离子体处理为采用氧等离子体进行远程处理。

可选的，对于所述的半导体器件的制造方法，所述远程等离子体处理的条件为：温度200℃-500℃，压强0.01torr-100torr，通入氧气的流量为10000sccm-20000sccm。

可选的，对于所述的半导体器件的制造方法，所述远程等离子体处理持续时间为30s-360s。

可选的，对于所述的半导体器件的制造方法，所述拉应力层和压应力层的材料为氮化硅。

可选的，对于所述的半导体器件的制造方法，所述NMOS区和PMOS区由浅沟槽隔离结构相隔离。

可选的，对于所述的半导体器件的制造方法，所述拉应力层和压应力层在浅沟槽隔离结构中央区域相毗邻。

本发明提供的半导体器件的制造方法中，在拉应力层和压应力层进行光刻之前，先进行了远程等离子体处理，如此使得拉应力层和压应力层的表面趋向于是氧化硅。相比现有技术，通过这一远程等离子体处理，降低了光阻被污染的几率，从而提高了光刻性能，防止了光阻残余的形成。进一步的，远程等离子体处理还能够降低对腔室内部的损耗，从而降低了成本。

附图说明

图1为现有技术中典型的应用DSL技术的半导体器件的结构示意图；

图2为现有技术中的半导体器件产生光阻残余的示意图；

图3为本发明半导体器件的制造方法的流程图；

图4-图15为本发明实施例中半导体器件在制造过程中的结构示意图。

具体实施方式

下面将结合示意图对本发明的半导体器件的制造方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。