[发明专利]一种沟槽栅IGBT芯片

说明书

技术领域

本发明涉及半导体器件领域，尤其涉及一种沟槽栅IGBT芯片。

背景技术

目前，绝大多数IGBT厂商都采用沟槽栅结构技术，以获得更低的功耗，更高的功率密度，更快的开关速度。

对于沟槽栅IGBT芯片而言，为了兼顾芯片的耐压、功耗与安全工作区性能，现在出现了设置有虚栅极的沟槽栅IGBT芯片。在该IGBT芯片的结构中，栅极分为常规栅极和虚栅极。常规栅极用于进行开关控制，而虚栅极用于改善芯片的性能(如导通电阻、耐压和安全工作区等)。设置有虚栅极的沟槽栅IGBT芯片的剖面示意图如图1所示。在图1所示的IGBT芯片的元胞结构中包括第I沟槽、第II沟槽和第III沟槽，这三个沟槽均匀分布在芯片内部。其中，第I沟槽的内侧设置有发射极，所以第I沟槽栅为芯片的常规栅极，而第II沟槽和第III沟槽位于第I沟槽的外侧，并且在第II沟槽和第III沟槽的两侧均没有引出发射极，所以第II沟槽和第III沟槽为芯片的虚栅极。

为了进一步提升IGBT芯片的性能，其中，一种方法是增加虚栅的密度。目前，可以通过以下方法来增加虚栅的密度。具体方法如下：

在常规栅极的外侧沿着原有虚栅的方向继续增加虚栅的数量：在元胞尺寸不变的情况下，在常规栅极的外侧增加虚栅的数量意味着工艺特征尺寸变小，而最小工艺尺寸必然受到制造工艺与设备的限制，因此，虚栅的数量增加有限度，而且工艺特征尺寸的缩小会增加IGBT芯片的工艺难度和成本。

然而，提高沟槽密度是当前沟槽栅的一个发展方向，因此，有必要提供一种沟槽栅IGBT芯片的新结构，以实现在不增加工艺难度与成本的基础上，提高IGBT芯片的沟槽密度。

发明内容

有鉴于此，本发明提供了一种沟槽栅IGBT芯片，以实现在不增加工艺难度与成本的基础上，进一步提高沟槽栅IGBT芯片的沟槽密度。

为了达到上述发明目的，本发明采用了如下技术方案：

一种沟槽栅IGBT芯片，包括若干个相互并联的元胞，每个元胞包括第I沟槽栅和第II沟槽栅，所述沟槽栅之间由第一导电类型区域隔离，所述第II沟槽位于所述第I沟槽的一侧，在所述第I沟槽栅的另一侧设置有发射极和第二导电类型的源极区，所述发射极和所述第二导电类型的源极区位于第一导电类型基区内，所述沟槽栅IGBT芯片还包括：形成于所述第一导电类型区域内的第III沟槽栅，所述第III沟槽栅的栅长所在的直线与所述第II沟槽栅的栅长所在的直线相交；其中，所述第一导电类型与所述第二导电类型相反。

优选地，所述第II沟槽栅与所述第III沟槽栅相互连接。

优选地，所述第II沟槽栅和所述第III沟槽栅均为多个，所述第III沟槽中的任意一个均与至少两个所述第II沟槽栅相互连接。

优选地，所述第III沟槽栅为多个，每相邻两个所述第III沟槽栅之间的间距相同。

优选地，所述第II沟槽栅为多个，每相邻两个第II沟槽栅之间的间距相同。

优选地，各个所述沟槽栅的沟槽宽度相同，和/或，各个所述沟槽栅的沟槽深度相同。

优选地，所述沟槽栅IGBT芯片包括衬底，所述沟槽栅形成于所述衬底内部，所述沟槽栅包括填充在沟槽内的多晶硅，所述多晶硅与所述衬底之间通过绝缘层隔离。

优选地，填充在所述第I沟槽栅内的多晶硅引出到所述沟槽栅IGBT芯片表面，填充在所述第II沟槽和所述第III沟槽内的多晶硅处于悬浮状态。

优选地，所述第一导电类型区域被分割成若干个第一导电类型子区域，每个所述第一导电类型的子区域处于悬浮状态。

优选地，所述第II沟槽栅和所述第III沟槽栅均为多个，所述第III沟槽栅的栅长所在的直线与所述第II沟槽的栅长所在的直线相交时形成多个交汇处，所述多个交汇处包括多个第一交汇处和多个第二交汇处，在所述第一交汇处，第III沟槽栅与所述第II沟槽栅相互连接，在所述第二交汇处，所述第III沟槽栅与所述第II沟槽栅相互隔离。

优选地，所述第二交汇处为多个，所述多个第二交汇处呈阵列分布，所述阵列单元的形状为矩形或菱形；

所述矩形的一边长为相邻两个所述第II沟槽栅之间的间距的2倍，另一边长为相邻两个所述第III沟槽栅之间的间距的2倍；

所述菱形的长轴长度为相邻两个所述第II沟槽栅之间的间距的4倍，短轴长度为相邻两个所述第III沟槽栅之间的间距的2倍，或者，所述菱形的长轴长度为相邻两个所述第III沟槽栅之间的间距的4倍，短轴长度为相邻两个所述第II沟槽栅之间的间距的2倍。