[发明专利]具有弛豫减少衬垫的半导体器件及其相关方法

说明书

一种用于形成半导体器件的方法包括在应变的绝缘体上半导体晶片的应变半导体层上形成掩模层。形成约束了应变半导体层的隔离沟槽。隔离沟槽延伸穿过掩模层并且进入SOI晶片中而越过其氧化物层。电介质本体形成在隔离沟槽中。弛豫减少衬垫形成在电介质本体上以及在应变半导体层的相邻侧壁上。移除了在应变半导体层上的掩模层。

技术领域

本发明涉及电子器件领域，并且更具体地涉及半导体器件及其相关方法。

背景技术

一些半导体器件利用了绝缘体上半导体(SOI)技术，其中诸如硅之类的半导体薄层通过相对厚的电绝缘层与半导体衬底或晶片分离。该厚的电绝缘层也称作掩埋氧化物(BOX)层。半导体层通常具有几纳米的厚度，而半导体衬底通常具有几十纳米的厚度。

SOI技术与用于互补金属氧化物半导体(CMOS)器件的传统厚体技术相比提供某些优点。CMOS器件包括均形成在叠置在掩埋氧化物(BOX)层上薄硅层中的nMOSFET晶体管和pMOSFET晶体管。SOI技术允许CMOS器件工作在较低功耗下而同时提供了相同的性能水平。

有助于允许CMOS持续等比例缩减的一个特定类型SOI技术是全耗尽SOI(FDSOI)。与部分耗尽SOI(PDSOI)器件相反，在FDSOI器件其中相对薄的半导体沟道层位于掩埋氧化物(BOX)层之上，使得器件的耗尽区域覆盖了整个层。与例如PDSOI器件相比，FDSOI器件可以提供诸如更高开关速度以及阈值电压漂移减小的优点。

为了改进CMOS器件性能，可以将应力引入场效应晶体管(FET)的沟道中。当在纵向方向(也即在电流流动方向)上施加时，已知张应力增强了电子迁移率(也即n-沟道MOSFET驱动电流)，而已知压应力增强了空穴迁移率(也即p-沟道MOSFET驱动电流)。因此，张应力的绝缘体上硅(sSOI)对于nMOSFET晶体管是主要性能推动者，而压应力的绝缘体上锗硅(SGOI)对于pMOSFET晶体管是主要性能推动者。

为了防止在应变SOI晶片中相邻的nMOSFET与pMOSFET之间的电流泄漏，浅沟槽隔离(STI)形成在两个晶体管之间。通常在形成晶体管之前在半导体器件制造工艺早期形成STI。为了形成STI，掩模层形成在应变半导体层上，并且隔离沟槽形成穿过掩模层并且进入对应于相邻nMOSFET和pMOSFET晶体管的两个有源区域之间的SOI晶片中。电介质本体形成在隔离沟槽中。

当移除硬掩模时，在电介质本体与隔离沟槽接触的应变半导体层的边缘处发生了应变半导体层的机械弛豫。如图1中半导体器件10所示，机械弛豫是弹性的，并且可以导致在应变半导体层22的侧壁23与STI 16的相邻侧壁17之间形成断层或间隙12。应变半导体层22是应变SOI晶片20的一部分，其包括掩埋氧化物(BOX)层24和半导体衬底或晶片26。应变半导体层22的机械弛豫对载流子迁移率和晶体管阈值电压可变性产生了负面影响。

发明内容

一种用于形成半导体器件的方法，包括在应变的绝缘体上半导体晶片的应变半导体层上形成掩模层，以及形成约束应变半导体层的隔离沟槽。隔离沟槽可以延伸穿过掩模层，并且越过SOI晶片的氧化物层而进入SOI晶片中。该方法可以进一步包括在隔离沟槽中形成电介质本体，在电介质本体上以及在应变半导体层的相邻侧壁上形成弛豫减少衬垫，以及移除在应变半导体层上的掩模层。

当在STI形成之后移除用于形成STI的掩模层时，在电介质本体以及在应变半导体层的相邻侧壁上的弛豫减少衬垫有利地减小应变半导体层的弛豫。弛豫减少衬垫有利地维持应变半导体层的机械连续性。弛豫减少衬垫可以包括具有高杨氏模量的材料，诸如例如氧化铝或氧化铪。杨氏模量的数值可以大于70GPa。

应变半导体层可以包括硅以限定用于n沟道金属氧化物半导体场效应晶体管的有源区域。备选地，应变半导体层可以包括硅和锗以限定用于p沟道金属氧化物半导体场效应晶体管的有源区域。