[发明专利]用于超低功率应用的IO中的改进静电流

说明书

技术领域

这里公开的各种示例性实施例一般地涉及用于超低功率应用的IO。

背景技术

随着器件尺寸不断的缩小，静电泄露增加，并且在超低功率应用中越发显著。当电路正在运行时，ESD器件不处于活动状态，且其作为电流泄露泄露的源。为了将开关置于关断的位置，ESD器件几乎将使总电路的成本和尺寸加倍。

发明内容

下文示出了对多种示例性实施例的简要概述。在以下概述中进行了一些简化和省略，这是为了突出以及引入多种示例性实施例的一些方面，而不用于限制本发明的范围。对示例性实施例的具体描述足以使得本领域普通技术人员使用和实施下文中的创造性概念。

各种示例性实施例涉及输入/输出(IO)电路，包括：IO驱动电路；静电放电(ESD)保护半导体开关，其中具有被配置为接收ESD的第一输入端、连接到ESD轨道(rail)的第二输入端以及开关控制输入端；ESD触发电路，连接到开关控制输入端，其中ESD触发电路被配置为当ESD检测电路检测到ESD时产生用来闭合(close)保护半导体开关的触发信号；以及偏置电路，被配置为当IO电路正常操作时向ESD保护半导体开关的隔离阱提供反偏置信号。

此外，各种示例性实施例涉及对IO电路中具有隔离阱的静电放电保护半导体开关进行反偏置的方法，包括：在正常集成电路操作期间向ESD保护半导体开关的隔离阱施加反偏置信号；检测ESD；产生ESD触发信号；将ESD触发信号施加到ESD保护开关以接通ESD保护开关而将ESD连接到ESD轨道；以及当检测到ESD时将隔离阱接地。

此外，各种示例性实施例涉及输入/输出(IO)电路，包括：IO驱动电路；具有集成的p-阱(IPW)节点的静电放电(ESD)保护半导体开关，其中ESD保护半导体开关连接于电压源和被配置为将ESD接地的地之间，其中ESD保护半导体开关包括NMOS器件；ESD触发电路，连接到ESD保护半导体开关的栅极，其中ESD触发电路被配置为当ESD检测电路检测到ESD时产生用来闭合ESD保护半导体开关的触发信号；以及偏置电压源，被配置为产生负的反偏置信号；偏置电压半导体开关，连接于偏置电压源与ESD保护半导体开关之间，其中偏置电压半导体开关被配置为控制将反偏置信号施加到IPW节点；以及IPW节点接地半导体开关，连接于IPW节点和地之间，其中IPW节点接地半导体开关被配置为基于对ESD加以指示的触发信号将IPW节点接地。

附图说明

为了更好地理解各种示例性实施例，对附图进行参照，其中：

图1示出了可在ESD电路中使用的根据本发明的BigFET 100实施例的截面图；

图2示出了根据本发明的用于IO电路的具有集中式ESD保护的集成电路的实施例；

图3示出了根据本发明的用于IO电路的具有分布式ESD保护的集成电路的实施例；以及

图4示出了根据本发明的ESD保护电路和ESD触发电路的实施例。

为了便于理解，使用相同的附图标记来代表具有实质相同或相似的结构和/或实质相同或相似的功能的元件。

具体实施方式

说明书和附图示出了本发明的原理。从而，应该理解的是，本领域技术人员能够设想出实现本发明的原理并且属于本发明的范围的各种布置(虽然未在这里明确描述或示出)。此外，这里所述的所有示例在理论上明确地用于教导目的，以帮助读者理解本发明的原理以及由发明人为了本领域的发展而对概念作出的贡献，并且认为不限于具体描述的示例和条件。此外，这里使用的术语“或”指非排他性的或(即，和/或)，除非另外指示(例如“或其它”或“或可替换地”)。同样，这里描述的各个实施例并不是相互排斥的，一些实施例可以与一个或多个其它实施例组合成新的实施例。如此所述，除非另外指示，术语“上下文”和“上下文对象”将被认为是同义的。

当前集成电路(IC)可包括许多输入/输出(IO)管脚。一些IC可包括成百上千的管脚。IO电路可与每个IO管脚相关联，以便控制和驱动管脚的IO。由于IO管脚被暴露于环境中(尤其是当在制造期间运输和处理时)，所以它们易发生静电放电(ESD)。ESD可导致IO管脚处存在非常短的高压信号。结果，可在每个IO管脚处实施ESD保护电路，以防止IO和其它内部IC电路免受ESD损坏。