[发明专利]一种异步时钟并串转换半周期输出电路

说明书

技术领域

本发明涉流水线模数转换器技术领域，尤其是涉及一种异步时钟并串转换半周期输出电路。

背景技术

流水线模数转换器（PL_ADC）在面积、功耗、速度和精度方面有着较好的折中，逐渐成为高速高精度 ADC 的实现方式之一。

在PL_ADC中，要实现多比特数字信号的并行输出需要多个输出垫（PAD），由于输出PAD数目有限，所以要将数据先做并串转换后再输出。但是，这又涉及到时钟异步的问题。由于并行输出的数字信号是在内部低频时钟的控制下产生的，即与内部低频时钟上升沿同步。要在外部高频时钟的控制下进行输出，首先面临的问题就是要将异步时钟进行同步，怎样在对数字信号的值进行精确采样的前提下实现高低频时钟的同步，目前来说时有一定难度的。接下来要面对的问题是并串转换，并串转换的方法有很多，但都过于复杂或对输出时钟的频率要求较高。目前传统的电路中实现要同时实现异步时钟同步和并串转换很少，并且比较复杂，达到的效果不是很理想。

发明内容

本发明的目的之一是提供一种能够同时实现异步时钟同步和并串转换的异步时钟并串转换半周期输出电路。

本发明公开的技术方案包括：

提供了一种异步时钟并串转换半周期输出电路，其特征在于，包括：同步分频时钟产生电路10，所述同步分频时钟产生电路10基于高频时钟信号clk_f产生第一分频时钟信号clk1、第二分频时钟信号clk2、第三分频时钟信号clk3和第四分频时钟信号clk4；数据同步电路20，所述数据同步电路20连接到所述同步分频时钟产生电路10，所述数据同步电路20接收输入数据D<7:0>并根据所述第一分频时钟信号clk1将所述输入数据D<7:0>与所述高频时钟信号clk_f同步；控制信号产生电路40，所述控制信号产生电路40连接到所述同步分频时钟产生电路10，并根据所述第一分频时钟信号clk1、第二分频时钟信号clk2、第三分频时钟信号clk3和第四分频时钟信号clk4产生控制信号sel<3:0>；并串转换输出电路30，所述并串转换输出电路30连接到所述数据同步电路20和所述控制信号产生电路40，并根据所述控制信号sel<3:0>将所述输入数据串行输出。

本发明的一个实施例中，所述同步分频时钟产生电路包括第一D触发器101和第二D触发器102，其中：所述第一D触发器101的时钟输入端连接到所述高频时钟信号clk_f，所述第一D触发器101的正相输出端输出所述第四分频时钟信号clk4并列连接到所述第二D触发器102的数据输入端，所述第一D触发器101的反相输出端输出所述第二分频时钟信号clk2；所述第二D触发器102的时钟输入端连接到所述高频时钟信号clk_f，所述第二D触发器102的正相输出端输出所述第一分频时钟信号clk1，所述第二D触发器102的反相输出端输出所述第三分频时钟信号clk3并连接到所述第一D触发器101的数据输入端。

本发明的一个实施例中，所述数据同步电路20包括第一D触发器组201和第二D触发器组202，其中：所述第一D触发器组201的时钟输入端连接到低频时钟信号的反相信号clk0B，所述第一D触发器组201的数据输入端连接到所述输入数据D<7:0>，所述第一D触发器组201的正相输出端连接到所述第二D触发器组202的数据输入端；所述第二D触发器组202的时钟输入端连接到所述第一分频时钟信号clk1，所述第二D触发器组202的正相输出端为所述数据同步电路20的数据输出端并输出同步数据dataout<7:0>。