[发明专利]一种电路布局结构

说明书

本申请是申请日为2009年11月23日、申请号为200910225937.8、发明名称为“一种电路布局结构”的发明专利申请的分案申请。

技术领域

本发明涉及一种电路布局结构。特定言之，本发明涉及一种特殊的电路布局结构。在此等电路布局结构中，被金属层间介电层所围绕的金属内连线与位于切割道中的金属图形被适当地隔离，以减低不良的电容效应。

背景技术

在半导体元件的制造过程中，经常要使用蚀刻工艺以在预定的材料层中建立预定的图形。图1-图3例示在已知技术中，使用的传统蚀刻程序以在预定的材料层中建立预定图形的过程。首先，请参考图1，提供晶片100。晶片100上方已经预先建立有多层的材料层。例如，层间介电层110位于硅基材101上，而金属接触插塞(contact plug)111，则位于层间介电层110中并为层间介电层110所包围。金属层间介电层120则位于金属接触插塞111上方，并覆盖层间介电层110。蚀刻掩模130则形成在金属层间介电层120上方，并具有预定图案131。蚀刻掩模130可为复合材料层的导电掩模，例如含有氮化钛的金属掩模与四乙氧基硅烷(Tetraethoxysilane,TEOS)及/或低介电常数材料…等等的复合材料层。

其次，请参考图2，使用适当的蚀刻剂在等离子体环境下来蚀刻下方的金属层间介电层120，好将预定图案131向下转移至金属层间介电层120中形成用来定义金属导线的沟槽121，并暴露出位于层间介电层110中的金属接触插塞111，如图2所示。此等蚀刻程序所形成的沟槽121可以用来形成金属接触插塞111的电连接。

但是，发明人观察到并非所有的沟槽121都可以顺利的暴露出位于层间介电层110中的金属接触插塞111，如图3所示。有些区域，有些带有电荷的蚀刻残留物113，例如高分子化合物，无法在适当的蚀刻剂与等离子体环境下离开沟槽121，因此沟槽121中便堆积了过多的蚀刻残留物113。过多的蚀刻残留物113阻塞了沟槽121的底部，使得位于层间介电层110中的金属接触插塞111无法暴露出来，造成了瞎窗(opening fail)的结果。

发明人推测过多的蚀刻残留物113堆积的原因之一是，在进行蚀刻步骤时，常常使用静电装置(图未示)来固定晶片100。由于静电装置所产生的静电，便很有可能透过基材101诱导导电的金属掩模130，例如氮化钛掩模，与诱导位于切割道103中的金属图形114，而形成一个不利的电容，进而吸引过多带有电荷的蚀刻残留物堆积在芯片区102的沟槽121底部中，进而无法暴露其下方的金属接触插塞111，更无法有效形成电连接。

于是仍然需要一种新颖的电路布局结构，特别是当金属内连线邻近安排有金属图形的切割道时，更要避免过多的蚀刻残留物会阻塞了沟槽而无法暴露出下方的金属接触插塞的潜在问题，以提高蚀刻步骤的良率。

发明内容

本发明即在提出一种新颖的电路布局结构，能够避免过多的蚀刻残留物阻塞在沟槽中，使得下方的金属接触插塞难以暴露出来的困难，尤其是当金属掩模邻近安排有金属图形的切割道时，可以避免过多的蚀刻残留物阻塞在将要形成金属内连线的沟槽中，使得金属内连线与下方的金属接触难以形成电连接的问题。

本发明首先提出一种电路布局结构，包含金属内连线、金属层间介电层、切割道以及金属图形。金属层间介电层环绕金属内连线，使得在给定区域内，金属层间介电层的面积大于金属内连线面积的9倍。同时，金属图形位于切割道中且邻近金属层间介电层与金属内连线，使得切割道距离金属内连线超过250微米。

本发明其次提出一种电路布局结构，包含金属内连线、金属层间介电层、切割道以及金属图形。金属层间介电层环绕金属内连线，使得在给定区域内，金属层间介电层的面积大于金属内连线面积的9倍。同时，金属图形位于切割道中，而金属图形位于邻近金属层间介电层与金属内连线的给定区域内，金属图形的面积小于给定区域面积的1/4倍。

本发明又再提出一种电路布局结构，包含基材、浅沟槽隔离、金属图形、切割道以及层间介电层。浅沟槽隔离位于基材中，又位于切割道中的金属图形则直接位于浅沟槽隔离上，使得层间介电层位于基材上并环绕金属图形。

本发明所提出的多种电路布局结构，均能适当地隔离被金属层间介电层所围绕的金属内连线区域与位于切割道中的金属图形，所以可以有效地降低金属掩模与邻近的金属图形间的电容效应。

附图说明

图1-图3例示在已知技术中，使用的传统蚀刻工艺以在预定的材料层中建立预定图形的过程。