[发明专利]一种小数_整数分频器电路及其实现方法在审
| 申请号： | 201410494264.7 | 申请日： | 2014-09-25 |
| 公开（公告）号： | CN104300975A | 公开（公告）日： | 2015-01-21 |
| 发明（设计）人： | 郭斌 | 申请（专利权）人： | 长沙景嘉微电子股份有限公司 |
| 主分类号： | H03L7/18 | 分类号： | H03L7/18 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 410205 湖南省长沙*** | 国省代码： | 湖南;43 |
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| 摘要： | |||
| 搜索关键词： | 一种 小数 整数 分频器 电路 及其 实现 方法 | ||
1.一种小数_整数分频器电路及其实现方法，其特征在于：包括正交时钟产生模块，吞脉冲电路，二分频器，模式控制模块以及时钟选择模块。
2.如权利要求1所述的分频器，其特征在于：高频时钟信号CLK_IN通过正交时钟产生模块，产生了互为正交的两对差分信号，其中第一对差分信号为CLK1和CLK1_BAR，第二对差分信号为CLK1_90和CLK1_90_BAR，CLK1和CLK1_90相差90度的相移。
3.如权利要求1所述的分频器，其特征在于：模式控制信号MODE通过模式控制模块产生四位并行的吞脉冲电路控制信号SEL<0:3>，实现对正交时钟产生模块生成的四路并行时钟信号进行选择输出，其中MODE信号的高电平脉宽为输入时钟信号CLK_IN周期的八倍，低电平脉宽为高电平脉宽的整数倍。
4.如权利要求1所述的分频器，其特征在于：当MODE信号只含有一个高脉冲信号时，吞脉冲电路实现一次五分频；当MODE信号含有N个高脉冲信号时，吞脉冲电路实现N次五分频。
5.如权利要求1所述的分频器，其特征在于：所述的二分频器主要对输入时钟信号进行二分频。
6.如权利要求1所述的分频器，其特征在于：所述的时钟选择模块将小数_整数分频器产生的多路时钟信号进行选择输出，获得与目标频率对应的时钟信号，其中输入信号分别为正交时钟产生模块生成的CLK_1(4分频)时钟，吞脉冲电路产生的CLK_2(4/5分频)时钟，第一个二分频器产生的CLK_3(8/9分频)时钟以及第二个二分频器产生的CLK_4(16/17分频)时钟。
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