[发明专利]具有低特征导通电阻的功率MOSFET器件及其制造方法

说明书

技术领域

本发明涉及一种功率MOSFET及其制造方法，尤其是一种具有低特征导通电阻的功率MOSFET及其制造方法，属于功率半导体器件的技术领域。

背景技术

特征导通电阻（Rsp）是评价MOSFET器件电流导通能力的最重要的指标之一，通常特征导通电阻与栅极充电电荷（Qg）或栅漏电极充电电荷（Qgd）的乘积（即Rsp*Qg或Rsp*Qgd）作为器件的品质因子（FOM），品质因子成为判断一款MOSFET产品综合性能最直接最重要的技术指标，FOM越小，代表器件工作的功率损耗越低。

对于500V至900V的中高压MOSFET器件，使用超结技术（Super Junction）可以有效地降低器件的特征导通电阻，其原理是在器件耐压的漂移区内设置了与漂移区相反掺杂类型的柱形区，从而与漂移区形成了能够水平耗尽耐压的P-N柱对，这样就可以大大降低漂移区的电阻率来实现在获得相同耐压水平的条件下降低器件的特征导通电阻。超结功率MOSFET器件目前已成为500V-900V电压段的主要器件品种。

对于200V以内的中低压MOSFET器件，尤其是20V至100V的低压MOSFET器件，由于器件的沟道电阻占总的导通电阻的比重相较于中高压MOSFET器件有了明显的增加，因此，传统降低器件特征导通电阻的方法主要是围绕如何增加器件元胞密度（Cell Density）来展开的，有报道目前最小的单个元胞pitch尺寸为0.6μm，然而增加元胞密度虽然可以降低特征导通电阻，但是同时也会大大增加器件的栅源充电电荷（Qgs）和栅漏充电电荷（Qgd），不利于产品在高频领域内的应用，如同步整流。

近些年来，一种新的技术在中低压MOSFET器件领域得到了验证与推广，该技术使用沟槽结构的元胞，并且在元胞沟槽内设置了两部分导电多晶硅，两部分导电多晶硅分别连接器件的栅极金属与源极金属，并且之间由绝缘氧化层所隔离，连接栅极的导电多晶硅位于沟槽内上部，其与沟槽侧壁之间为绝缘栅氧化层，用于形成器件的沟道，连接源极的导电多晶硅位于沟槽内下部，其与沟槽侧壁和底部之间是较厚的绝缘氧化层，在器件耐压工作时，其用于在漂移区内耦合电荷，耦合的电荷与漂移区内相反类型的掺杂杂质耗尽来支持耐压，类似于超结MOSFET器件，这种结构的MOSFET器件可以将漂移区的电阻率大大降低，从而在获得相同耐压水平的条件下降低器件的特征导通电阻，在沟槽内，连接源极的导电多晶硅可以完全位于沟槽内下部，也可以部分位于沟槽内下部，如图1和图2所示。除此以外，该结构由于沟槽内下部填充的是连接源极的导电多晶硅，使得栅极导电多晶硅与连接漏极的漂移区之间的交叠区面积明显减少，因此，MOSFET器件的Qgd也比普通沟槽MOSFET器件的Qgd要小很多。

然而，虽然这种低压MOSFET器件的结构可以有效的降低器件的Rsp和Qgd，但仍然存在以下缺点：

1、由于在元胞沟槽内同时设置了分别连接栅极和源极的导电多晶硅，并且之间由一层绝缘氧化层所间隔，因此，该结构器件又引入了这部分的栅源电容（Cgs），增加了器件的栅源充电电荷（Qgs），不利于降低器件的驱动损耗和开关损耗。

2、由于在元胞沟槽内连接栅极的导电多晶硅与连接源极的导电多晶硅是通过一层绝缘氧化层所隔离，因此，隔离的可靠性就必须考虑，而在实际的制造过程中，这两部分导电多晶硅都是需要经过多晶刻蚀的，刻蚀后的多晶硅形貌很难做到平滑整齐，通常都会存在一些尖角或“V”型浅槽，所以，绝缘氧化层生长以后也很难实现均匀平整的厚度，这就为日后的可靠性带来了巨大的隐患，事实证明，该问题已成为这类结构的主要风险点之一。

3、由于要在同一个沟槽内形成相互隔离的两部分导电多晶硅，因此，沟槽刻蚀、厚氧化层生长及腐蚀、多晶硅的淀积与刻蚀等工艺步骤之间经常会彼此制约工艺窗口，从而大大增加了工艺的复杂度，不但降低了产品的可靠性，同时也增加了制造成本。

4、由于连接源极的导电多晶硅位于沟槽的下半部分，且需要将这部分导电多晶硅设法引出与源极相连，因此，该结构也增加了器件的设计难度和窗口，也会一定程度增加器件的芯片面积和制造复杂度。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种具有低特征导通电阻的功率MOSFET器件及其制造方法，其导通电阻低，栅极充电电荷（Qg）小，制造工艺简单并且器件具有高可靠性。