[发明专利]一种用于制作嵌入式硅锗应变PMOS器件的方法

说明书

技术领域

本发明涉及集成电路技术领域，更具体地，涉及一种用于制作嵌入式硅锗应变PMOS器件的方法。

背景技术

随着超大规模集成电路特征尺寸的微缩化持续发展，电路元件的尺寸越来越小，且操作的速度也越来越快。如何改善电路元件的驱动电流显得日益重要。

在CMOS器件的制造技术中，常规上是将P型金属氧化物半导体场效应(PMOS)晶体管和N型金属氧化物半导体场效应(NMOS)晶体管分开进行处理的。例如，在PMOS器件的制造工艺中采用具有压应力的材料，而在NMOS器件中采用具有张应力的材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。其中，嵌入式硅锗技术(eSiGe)通过在PMOS晶体管的源漏(S/D)区形成应变硅锗合金(SiGe)应力层、能够提高沟道空穴的迁移率而成为PMOS应力工程的主要技术之一。

然而，当需要在外延生长和其他集成工艺过程中应用嵌入式硅锗技术时，就会发生在SiGe/Si界面处产生缺陷的现象，尤其是当SiGe应力层中的Ge原子百分含量较高时。例如，在外延生长工艺过程中应用嵌入式硅锗技术时，现有技术的方法是在Si基底上直接淀积SiGe层。由于Si-Ge化学键具有比Si-Si化学键更大的晶格常数，因此，在SiGe/Si界面处会产生较大的应力聚集，这样生长的薄膜线位错密度极高。同时，源漏(S/D)形貌对应用嵌入式硅锗技术时的影响也很大，这是由于SiGe薄膜在不同晶向上的生长机理有所不同。SiGe在源漏的侧壁的晶向是(110)晶向，在源漏的底部是(001)晶向，而在(110)晶向方向的成核速率要大于在(001)晶向方向的速率。因此，在(110)晶向方向的SiGe平整度会比较粗糙，从而导致整个SiGe薄膜的缺陷较多。

上述这些缺陷将会使沟道内的应力减弱，从而影响PMOS晶体管的性能。而且，这些缺陷还会使源漏区与N阱或基底之间的PN结漏电流增加，从而使PMOS晶体管的性能进一步地恶化。

目前，控制上述缺陷的主要手段是控制SiGe中Ge的含量以及优化外延工艺。其中，虽然减少Ge的含量能降低缺陷，但也会使形成的硅锗应力层对沟道区施加的应力随之减少，从而不能达到提高空穴迁移率的效果；而优化外延工艺在减少缺陷方面的效果也很有限。

因此，在现有的硅锗外延生长技术中，在控制SiGe/Si界面处缺陷生成的同时，无法保证形成的应变硅锗合金应力层对PMOS器件的沟道区施加的应力免受不利影响。鉴于以上原因，急需开发一种用于制作嵌入式硅锗应变PMOS器件结构的方法，以解决上述问题。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种用于制作嵌入式硅锗应变PMOS器件的方法，以控制形成应变硅锗合金应力层时在SiGe/Si界面处产生缺陷，并保证形成的应变硅锗合金应力层对PMOS器件沟道区施加的应力不受影响。

为实现上述目的，本发明的技术方案如下：

一种用于制作嵌入式硅锗应变PMOS器件的方法，其特征在于，包括：

步骤一：提供一平面半导体基底，在所述半导体基底上依次形成硅锗合金层和单晶硅层；

步骤二：形成浅沟槽隔离、栅极及侧墙，所述浅沟槽隔离停留在所述半导体基底；

步骤三：形成PMOS源漏凹槽，所述源漏凹槽停留在所述硅锗合金层；

步骤四：在所述源漏凹槽内继续生长硅锗合金层，以在PMOS源漏区域形成应变硅锗合金应力层。

优选的，步骤一中，采用外延生长方法在所述半导体基底上依次淀积形成所述硅锗合金层和所述单晶硅层。

优选的，步骤一中，所述硅锗合金中锗的浓度不大于15％原子百分数。

优选的，步骤一中，所述单晶硅层的厚度为400～700A。

优选的，步骤三中，采用干法刻蚀方法在所述单晶硅层形成所述PMOS源漏凹槽，并直至露出所述单晶硅层下方的所述硅锗合金层。

优选的，步骤四中，采用选择性外延方法在所述PMOS源漏凹槽内继续淀积生长硅锗合金层。

优选的，步骤四中，采用选择性外延方法在所述PMOS源漏凹槽内继续淀积生长硅锗合金层，直至填满所述PMOS源漏凹槽。

优选的，步骤四中，所述选择性外延方法的反应气体为二氯氢硅、锗烷和氢气的混合气体，工艺温度为610～740℃。