[发明专利]带内部反馈的自适应查找表模块

说明书

本发明提供了一种带内部反馈的自适应查找表模块。该自适应查找表模块包括：第一查找表；第二查找表；第一2选1多路选择器，其第一输入端口连接至第一查找表的输出端口，其第二输入端口连接至自适应查找表模块的输入端[2k‑3]，其控制端口作为自适应查找表模块的模式选择端；以及第二2选1多路选择器，其第一输入端口连接至第一查找表的输出端口，其第二输入端口连接至第二查找表的输出端口，其控制端口连接至自适应查找表模块的输入端[2k‑2]，其输出端口作为自适应查找表模块的输出端。本发明在现有的LUT模块中增加了一多路选择器和反馈路径，从而在普通模式之外，实现了级联模式，在LUT模块中实现了更多的功能。

技术领域

本发明涉及电子行业现场可编程逻辑门阵列(FPGA)技术领域，尤其涉及一种带内部反馈的自适应查找表模块(Look Up Table，简称LUT)。

背景技术

现行的现场可编程逻辑门阵列(FPGA)多为孤岛式结构，其基本单元如图1所示。15称为逻辑阵列块(Logic Array Block，简称LAB)，LAB包含多个逻辑单元(Logic Element，简称LE)14，LE中一般由一个k输入查找表(Look Up Table，LUT)11和一个寄存器12连接而成，完整的k输入LUT意味着2^k位sram(静态随机存储器)和相应的地址选通逻辑。11和12的输出端均可输出到LAB之外，上到通道互联结构中，可以连接到其他逻辑资源。从通道下来的输入信号进入LE之前先通过输入多路选择器(Input Multiplexer，Input Mux)13，与反馈(Feed back)信号选择后输入LE内部。该反馈信号可能来自11或12的输出，也可能来自本LAB中的其他LE的输出，从而构成逻辑资源级联或反馈的结构。

随着FPGA包含逻辑资源规模的不断增长，以及工艺节点不断缩小，连线延时问题凸显，即LAB之间的通道互联延时所占比例逐渐升高。降低关键路径延时的一种策略是将更多的资源放入单个LE中，因此LUT的规模相应增加，输入端个数k由早期的小于等于4增加到如今的以6为主。各FPGA采用的LUT的内部结构多有不同，以兼顾功能的灵活和面积延时性能的优化。

图2所示为美国专利(US7671625 B1)提出的自适应逻辑模块(Adaptive LogicModule，简称ALM)结构抽象级别示意图，ALM的地位等同于前文的LE。和传统LE结构显著不同，ALM包含两个寄存器23a和23b，与之相对应的两个k输入LUT被拆分为21a、21b、21c和21d四个k-1输入的LUT。21a和21b通过多路选择器22a组成实质上等效的k输入LUT，同理21c和21d通过多路选择器22b组成等效的k输入LUT。上下两部分通过多路选择器22c和22d分别选通到各自的寄存器23a和23b的输入端。LUT输入端之前存在组合互联结构24，意在复用各个k-1输入LUT的输入端口，改变ALM可实现的LUT拓扑结构。ALM的输入端个数为2m，一般满足：

1≤m≤2k-1 (1)

从而最多实现两个部分功能的2k-1输入LUT，或一个部分功能的2·(2k-1)+1＝4k-1输入LUT。

图3为图2所示ALM中基本结构-可拆分LUT模块的结构示意图。请参照图3，只取ALM的上半部分的两个LUT讨论，省略上下LUT之间的连接关系，31a、31b、32a等价于图2中的21a、21b、22a。该结构在LUT有效面积(sram数量)上与图1的LE结构等同，而实现的功能因真实输入端数量的不同而变化。在实际的电路中，k-1输入LUT还可以继续拆分为两个k-2输入LUT和后端的选通Mux，以此类推，但基本思想没有发生变化。

映射作为FPGA对应的EDA流程中一个重要的步骤，其实现结果的优劣与FPGA的逻辑资源有密切的关系，特别是随着FPGA体系结构的进步和工艺的发展，映射算法也在发生相应的演进，用于契合FPGA基本逻辑单元实现高性能的需求。当前学术上流行的映射工具ABC在实现各种映射算法时，特别是在对应用电路的深度做优化的时候往往认为LUT或者ALM的延时为单位“1”。