[发明专利]接触结构及形成方法以及应用其的回路

说明书

本发明公开了一种接触结构及形成方法以及应用其的回路。通孔形成于通过形成第一次叠层、第二次叠层、第一缓冲层、与第二缓冲层来形成的交替的有源层与绝缘层的一叠层中。第二次叠层位于第一次叠层上。第一缓冲层形成于第一次叠层与第二次叠层问。第二缓冲层形成于第一次叠层下。第一次叠层的一上层通过第一与第二刻蚀工艺通过一组通孔暴露出。第一刻蚀工艺形成通过第二次叠层并止于第一缓冲层或止于其中的第一组刻蚀通孔。第二刻蚀工艺刻蚀通过第一缓冲层至第一次叠层的上层。第三刻蚀工艺刻蚀通过第一组刻蚀通孔来通过第一次叠层并止于第二缓冲层或止于其中。第四刻蚀工艺刻蚀通过第二缓冲层。

技术领域

本发明是有关于一种高密度元件。特别是，本发明的实施例是提供用于形成接触结构的方法，其导体是连接于例如是存储器元件的三维高密度半导体元件中的有源层。

背景技术

三维半导体元件的特色是具有多个层，以形成交替的有源层与绝缘层的叠层。在存储器元件中，各个层可包括存储单元的平面阵列。对于某些三维叠层的存储器元件而言，有源层可包括有源串行，有源串行的材料是由用于叠层于隔开的脊状结构的存储单元中的位线或字线所构成。有源层可由掺杂的(p型或n型)或未掺的半导体材料所组成。在此类三维存储器中，存储单元可配置于叠层的位线或字线以及交叉的字线或位线的交叉点上，以形成一三维存储器阵列。

连接层间导体至叠层中的有源层的其中一种方法可参照揭露于美国专利号8,383,512的多重光刻蚀工艺(multiple lithographic-etch process)，其发明名称为「用于制造多层连接结构的方法(Method for Making Multilayer Connection Structure)」，其揭露内容是作为本发明的参考。连接层间导体至叠层中的有源层的另一种方法可称为修整刻蚀工艺(trim-etch process)，揭露于美国申请号13/735,922，申请日期为2013年1月7日，其发明名称为「用于叠层结构的导电层的中间连接件的形成方法(Method for FormingInterlayer Conductors to a Stack of Conductor Layers)」，其揭露内容是作为本发明的参考。

发明内容

可依据下列所述来进行一种在一层叠层中形成通孔的方法。通过形成第一次叠层、第二次叠层、第一缓冲层、与第二缓冲层来形成交替的有源层与绝缘层的一叠层。第一次叠层包括通过绝缘层分开的N个有源层。第二次叠层于第一次叠层之上，且第二次叠层包括通过绝缘层分开的M个有源层。第一缓冲层是形成于第一次叠层与第二次叠层之间，且第二缓冲层是形成于第一次叠层之下。第一次叠层的一上层是通过第一刻蚀工艺与第二刻蚀工艺通过一组通孔来暴露出。使用第一刻蚀工艺来进行刻蚀，以形成通过第二次叠层并停止于第一缓冲层或停止于第一缓冲层之中的一第一组刻蚀通孔。使用第二刻蚀工艺来进行刻蚀，通过第一缓冲层至第一次叠层的上层。通过第三刻蚀工艺与第四刻蚀工艺以刻蚀通过第一次叠层。使用第三刻蚀工艺来进行刻蚀，通过第一组刻蚀通孔来通过第一次叠层并停止于第二缓冲层或停止于第二缓冲层之中。且接着使用第四刻蚀工艺来进行刻蚀，通过第二缓冲层。