[发明专利]仿真系统

说明书

本发明公开了一种仿真系统，仿真芯片通过第一标准数据/地址总线对SRAM存储器进行读写操作；管理模块通过通信接口从集成开发环境接收指令，通过第一标准数据/地址总线对SRAM存储器进行读写操作，通过控制信号控制仿真芯片进入或退出复位状态，通过第二标准数据/地址总线对非易失性存储器进行读写操作；用户在集成开发环境上通过通信接口向管理模块发出保存数据指令；仿真芯片进入复位状态后，不能通过第一标准数据/地址总线操作SRAM存储器；仿真芯片退出复位状态后，仿真芯片能通过第一标准数据/地址总线操作SRAM存储器。本发明使用SRAM替代芯片的非易失性存储器，模拟等效实现非易失性存储器的掉电数据不丢失的特性。

技术领域

本发明涉及仿真器领域，特别是涉及一种仿真系统。

背景技术

处理器芯片内有用户开发的用户程序，在用户程序的编写和调试中，所使用的工具一般是处理器芯片仿真器。仿真器内使用包含产品处理器芯片各项功能的仿真芯片，用于模拟产品处理器芯片的工作行为，仿真芯片与仿真器其他部件(存放用户程序的程序存储器、存放数据的数据存储器，以及用户电脑上的集成开发环境等)配合实现用户程序的仿真运行和各项调试功能。

由于芯片厂商的同一系列芯片产品的存储器特性和大小可能有所不同，同时考虑使用仿真器调试用户程序时主要关注功能调试，不关注存储器的性能，现有的针对同一系列芯片的仿真器通常是同一种仿真器系统，采用SRAM(Static Random Access Memory，静态随机存取存储器)来等效替代产品芯片中用作程序存储器和数据存储器的各种特性的非易失性存储器，包括EEPROM(Electrically Erasable Programmable Read-Only Memory，电可擦可编程只读存储器)、FLASH(闪速存储器)等非易失性存储器，在读取、执行用户程序，以及写入、读取数据时，功能上是等效的。同时，由于SRAM的读写寿命一般都远大于非易失性存储器，鉴于仿真器经常要下载和读取用户程序、读写数据的特点，在仿真器中使用SRAM等效替代产品芯片的非易失性存储器作为程序存储器和数据存储器可以延长仿真器的使用寿命。同时SRAM读写速度一般要高于非易失性存储器，也有助于提高调试效率(程序下载速度、执行速度、数据读写速度等)，因此，现有仿真器中都是以SRAM等效替代产品芯片的非易失性存储器作为程序存储器和数据存储器的，这种做法是合理的。

但是，非易失性存储器除了读写擦除等功能特性外，还具有数据掉电不丢失的特性；而SRAM掉电后数据丢失，无法直接模拟掉电数据不丢失特性。如果在仿真器下电后，令SRAM进入非片选状态，并使用电池给SRAM供电，虽然可以使其具有等效的掉电不丢失数据的特性，但因为SRAM静态电流的存在，电池使用不了很长时间，并不是一个好的解决方案。如果以Flash等非易失性存储器替代SRAM，因为读写时序和操作特性不同，页大小不同等，还必须做较为复杂的接口转换工作，耗时且影响稳定性。

发明内容

本发明要解决的技术问题是提供一种仿真系统，使用SRAM替代芯片的非易失性存储器，模拟等效实现非易失性存储器的掉电数据不丢失，重新上电后上次掉电时的数据仍然存在的特性。

为解决上述技术问题，本发明的仿真系统，包括处理器芯片仿真器和安装在电脑上的集成开发环境；所述处理器芯片仿真器包括仿真芯片，SRAM存储器，管理模块，非易失性存储器；

所述仿真芯片通过第一标准数据/地址总线对SRAM存储器进行读写操作；所述管理模块通过通信接口从集成开发环境接收指令；该管理模块通过第一标准数据/地址总线对SRAM存储器进行读写操作；所述管理模块通过控制信号控制仿真芯片进入或退出复位状态；该管理模块通过第二标准数据/地址总线对非易失性存储器进行读写操作；

用户在所述集成开发环境上通过通信接口向管理模块发出保存数据指令；仿真芯片进入复位状态后，不能通过第一标准数据/地址总线操作SRAM存储器；仿真芯片退出复位状态后，仿真芯片能通过第一标准数据/地址总线操作SRAM存储器。