[发明专利]一种浅沟槽半超结VDMOS器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造工艺技术领域，尤其是涉及一种浅沟槽半 超结VDMOS器件及其制造方法。

背景技术

VDMOS(VerticalDouble-diffusedMetalOxideSemiconductor,垂直双 扩散金属氧化物半导体)器件，是同时具有双极型晶体管和普通MOS器件的优 点的功率半导体器件。与双极型晶体管相比，它的开关速度快，开关损耗小， 输入阻抗高，驱动功率小，频率特性好，跨导线性度高，没有双极型功率器件 的二次击穿问题，安全工作区大。因此，不论是开关应用还是线性应用， VDMOS器件都是理想的功率半导体器件。

对于VDMOS器件而言，它的一个重要指标是导通电阻。随着VDMOS器件的 发展，其结构不断地得到改进，以尽可能地降低导通电阻，从而提高导通电流 的能力。

现有的VDMOS器件结构如图1所示，以N型VDMOS器件为例，包括：

基底，所述基底包括本体层101和所述本体层之上的外延层102，所述本体 层101包括漏区，其中，本体层101和外延层102为N型掺杂；

位于外延层102内的第一体区103和第二体区104，所述第一体区103和第 二体区104的掺杂状态相同，为P型掺杂；

位于第一体区103内的第一源区105，位于第二体区104内的第二源区 106，所述第一源区105和第二源区106的掺杂状态相同，为N型掺杂。

传统结构的VDMOS，随着击穿电压的提高，因为外延层掺杂浓度较低而且厚 度也比较大，导致导通电阻将会很大，这就是通常所说的“SiLimit”，导通电 阻随着耐压成2.5次方的关系增加。即导通电阻随着耐压的提高而迅速增加； 同时，其正向导通电阻很高,导致需要大的芯片面积。由此可见，传统VDMOS器 件具有导通电阻高的缺陷。

发明内容

有鉴于此，本发明提供一种浅沟槽半超结VDMOS器件及其制造方法，以此 来解决传统结构的VDMOS器件正向导通电阻过大，单位面积电流导通能力弱等 技术问题。

一种浅沟槽半超结VDMOS器件，包括：

第一导电类型衬底；

位于所述第一导电类型衬底上方的第一电阻率外延层，且所述第一导电类 型衬底与第一电阻率外延层的导电类型相同；

位于所述第一电阻率外延层上方的第二电阻率外延层，且所述第一电阻率 外延层与第二电阻率外延层的导电类型相同；

由所述第二电阻率外延层上表面延伸至第二电阻率外延层底部的两个第三 电阻率外延层，两个第三电阻率外延层间隔设置；且所述第三电阻率外延层的 导电类型与所述第二电阻率外延层的导电类型相反；

位于所述第二电阻率外延层上方的第四电阻率外延层，且所述第四电阻率 外延层的导电类型与所述第二电阻率外延层的导电类型相同；

由第四电阻率外延层上表面注入，且与所述两第三电阻率外延层相连的两 阱区，所述阱区的导电类型与所述第三电阻率外延层导电类型相同；

位于所述两阱区上方的第一导电类型的第一源区和第二源区，以及位于所 述第一源区和第二源区表面的源极金属层；

位于所述第一导电类型衬底下方的漏极金属层；位于所述第一源区和第二 源区之间，且位于所述第四电阻率外延层上方的栅极区，以及位于栅极区上表 面的栅极金属层。

进一步的，所述第一电阻率外延层的电阻率为5-20欧姆·厘米；所述第二 电阻率外延层的电阻率为2-10欧姆·厘米；所述沟槽内的第三电阻率外延层的 电阻率为2-10欧姆·厘米；所述第四电阻率外延层的电阻率为2-10欧姆·厘 米。

进一步的，所述第二电阻率外延层上表面与第三电阻率外延层上表面在同 一平面内。

一种浅沟槽半超结VDMOS器件的制造方法，包括：

提供第一导电类型衬底；

在所述第一导电类型衬底上方生成第一电阻率外延层，且所述第一导电类 型衬底与第一电阻率外延层的导电类型相同；

在第一电阻率外延层生成第二电阻率外延层，且所述第一电阻率外延层与 第二电阻率外延层的导电类型相同；