[发明专利]一种图像预畸变校正的方法和装置

权利要求书

1.一种图像预畸变校正方法，其特征在于，采用FPGA为主控芯片，所述方法包括：

FPGA芯片的转存单元将视频流中的图像数据存储在FPGA芯片的第一RAM组的多个BRAM中；

在所述第一RAM组完成预定数量的图像数据存储后，FPGA芯片的转存单元将接下来的图像数据存储在FPGA芯片的第二RAM组的多个BRAM中，并通知第一RAM组的控制器和FPGA芯片的地址/时序生成单元；

在所述第二RAM组完成预定数量的图像数据存储后，FPGA芯片的转存单元将接下来的图像数据存储在FPGA芯片的第一RAM组的多个BRAM中，并通知第二RAM组的控制器和FPGA芯片的地址/时序生成单元；

所述地址/时序生成单元将生成的输出地址和输出时序分别发送给所述第一、第二RAM组的控制器；

所述第一、第二RAM组的控制器根据接收的所述输出地址读取存储在其控制的RAM组中的图像数据，并对读取的图像数据进行预畸变校正；

所述第一、第二RAM组的控制器根据接收的所述输出时序将预畸变校正后的图像数据输出到FPGA芯片的多路选择器MUX，由所述多路选择器MUX将两路图像数据合成一路后输出到屏幕进行显示；

FPGA芯片的转存单元将视频流中的图像数据存储在FPGA芯片的第一、第二RAM组的多个BRAM中，包括：

转存单元提取视频流中的图像数据的RGB值；

转存单元对视频流中的同步时钟信号进行二分频，得到第一时钟信号,将第一时钟信号相移180°，得到第二时钟信号；

转存单元根据所述第一时钟信号和所述第二时钟信号对所述图像数据分别进行采样，得到两组采样后的图像数据；

转存单元同时根据所述第一时钟信号和所述第二时钟信号驱动所述第一、第二RAM组，将所述两组采样后的图像数据按照交叉存储和按行存储的方式存储在所述第一、第二RAM组的多个BRAM中；

所述通知第一、第二RAM组的控制器和FPGA芯片的地址/时序生成单元，包括：

第一、第二RAM组的控制器将整个屏幕分成N个小块，将每一小块的图像畸变曲线方程预存入FPGA芯片内部的查找表LUT中，其中N为正整数；

地址/时序生成单元生成的输出地址和输出时序，并发送给所述第一、第二RAM组的控制器；

第一、第二RAM组的控制器根据接收输出地址反向查询所述查找表LUT，通过图像畸变曲线方程得到所述输出地址对应的原图像的输入坐标(X,Y)，所述X,Y为小数；

第一、第二RAM组的控制器对所述输入坐标(X,Y)进行坐标转换获得输入坐标(X,Y)周围相邻的四个像素点的坐标；具体是：第一、第二RAM组的控制器对输入坐标(X,Y)进行取整运算，判断取整运算后的坐标([X]，[Y])位于第一RAM组中的奇数列或偶数列，其中[·]表示取整运算；若取整运算后的坐标([X]，[Y])处于偶数列，即[Y]为偶数，则输入坐标(X,Y)周围相邻的四个像素点的整数坐标位于不同BRAM的相同数据地址；若取整运算后的坐标([X]，[Y])处于奇数列，即[Y]为奇数，则输入坐标(X,Y)周围相邻的四个像素点的整数坐标位于不同BRAM的相邻数据地址；

第一、第二RAM组的控制器计算所述输入坐标(X,Y)周围相邻的四个像素点的相应的RGB的均值，获得所述原图像的输入坐标(X,Y)对应的图像数据的RGB值，完成所述图像数据的预畸变校正。