[发明专利]形成晶体管的方法

说明书

技术领域

本发明一般涉及半导体器件的制造并且特别地涉及替换金属栅处理中的晶体管的制造。

背景技术

在半导体器件制造的领域中，通过通常被称为前端制程(front end of line，FEOL)技术或处理的处理来制造诸如晶体管之类的有源半导体器件。晶体管可以是例如场效应晶体管(FET)并且更具体地可以是互补的金属－氧化物－半导体FET(CMOS-FET)。FET还可以是p型掺杂剂掺杂的FET(pFET)或n型掺杂剂掺杂的FET(nFET)。

近来，已经开始广泛地采用利用高k金属栅(HKMG)制作的半导体晶体管，这是因为它们的性能优于常规的或传统的基于多晶硅的晶体管。另外，为了改善可制造性并且易于与其它先进的器件特征集成，新处理(诸如替换金属栅(RMG)处理)已经被开发用于制造HKMG晶体管。

然而，与RMG处理相关联地，存在与在晶体管的伪栅极之上并且特别地在以越过衬底或晶片(wafer)的相对大距离分隔的晶体管的伪栅极之上形成氮化物硬掩模的一个或多个步骤有关的处理变化。更具体地，处理变化导致氮化物硬掩模的厚度的变化，其可能最终导致栅极高度变化并且引起所关心的晶体管之间的引人注意的性能变化，其全部依赖于在使用当前常规的制造的RMG处理时在衬底或晶片上何处制造晶体管。

发明内容

本发明的实施例提供利用替换金属栅形成半导体晶体管的方法。该方法包括：在同一衬底上形成第一和第二栅极结构，所述第一和第二栅极结构分别具有第一和第二伪栅极，所述第一和第二伪栅极具有基本上相同的高度并且被不同厚度的第一和第二硬掩模覆盖；从所述第一和第二伪栅极去除所述第一和第二硬掩模，所述去除步骤刻蚀了分别邻近所述第一和第二伪栅极并且被嵌入一个或更多个电介质层内的第一组和第二组侧壁间隔件的顶部，由此得到由所述一个或更多个电介质层围绕的所述第一组和第二组侧壁间隔件之上的不同深度的凹坑(divot)；在所述第一和第二伪栅极之上以及在所述凹坑内沉积保形的(conformal)电介质层，所述保形的电介质层足够厚来填满所述凹坑；去除所述保形的电介质层的部分来暴露所述部分下面的所述第一和第二伪栅极；以及用第一和第二高k金属栅替换所述第一和第二伪栅极。

根据一个实施例，去除所述保形的电介质层的部分包括：各向同性地刻蚀所述保形的电介质层的在所述第一和第二伪栅极之上的第一部分而不影响所述保形的电介质层的沉积在所述凹坑内的第二部分。

根据另一个实施例，该方法还包括使用所述第一和第二伪栅极作为刻蚀停止件来平坦化围绕所述第一和第二栅极结构的所述一个或更多个电介质层。

根据一个实施例，替换所述第一和第二伪栅极包括：选择性地去除所述第一和第二伪栅极以便暴露所述第一和第二伪栅极下面的所述衬底以及所述第一组和第二组侧壁间隔件，由此产生栅极开口；以及用功函数金属和导电材料来填充栅极开口以便形成所述第一和第二高k金属栅。

根据另一个实施例，该方法还包括在所述第一和第二高k金属栅中产生凹进部并且用氮化物盖层填充所述凹进部。

根据一个实施例，在所述凹坑内沉积所述保形的电介质层包括：在它们各自的第一组和第二组侧壁间隔件之上的在所述第一和第二伪栅极的所述角落周围的所述凹坑内沉积铪氧化物材料。

根据另一个实施例，该方法还包括：通过选择性刻蚀处理在所述一个或更多个电介质层内产生至少一个接触开口，所述选择性刻蚀处理对于所述保形的电介质层的在所述凹坑内的所述其余部分是选择性的，所述接触开口对于所述第一组和第二组侧壁间隔件是自对准的；以及用导电材料填充所述接触开口来形成源极/漏极接触件。

附图说明

根据以下的结合附图进行的本发明的详细描述，将更完全地理解和明白本发明，在附图中：

图1a-1d是如本领域中已知的形成具有替换金属栅的晶体管的方法的说明性图示；

图2是根据本发明的一个实施例的形成具有替换金属栅的晶体管的方法的说明性图示；

图3是根据本发明的一个实施例的继图2中示出的步骤之后的形成具有替换金属栅的晶体管的方法的说明性图示；

图4是根据本发明的一个实施例的继图3中示出的步骤之后的形成具有替换金属栅的晶体管的方法的说明性图示；

图5是根据本发明的一个实施例的继图4中示出的步骤之后的形成具有替换金属栅的晶体管的方法的说明性图示；

图6是根据本发明的一个实施例的继图5中示出的步骤之后的形成具有替换金属栅的晶体管的方法的说明性图示；