[发明专利]一种基于三互锁存单元的抗辐射D触发器电路

权利要求书

1.一种基于三互锁存单元的抗辐射D触发器电路，包括时钟信号产生电路、D输入滤波电路、C单元电路和表决电路，其特征是：该抗辐射D触发器电路还包括主互锁存电路和从互锁存电路；所述C单元电路包括第一C单元电路、第二C单元电路和第三C单元电路；外部的时钟信号CK经时钟信号产生电路生成三路同相时钟信号bclk1、bclk2和bclk3以及三路反相时钟信号nclk1、nclk2和nclk3；外部数据信号D经D输入滤波电路生成三路数据信号D1、D2和D3；三路同相时钟信号bclk1、bclk2和bclk3、三路反相时钟信号nclk1、nclk2和nclk3以及三路数据信号D1、D2和D3输入到主互锁存电路，经主互锁存电路后输出三路数据信号M1、M2和M3；三路同相时钟信号bclk1、bclk2和bclk3、三路反相时钟信号nclk1、nclk2和nclk3以及主互锁存电路输出的三路数据信号M1、M2和M3均输入到从互锁存电路，然后经从互锁存电路后产生三路数据信号S1、S2和S3，从互锁存电路输出的两路数据信号S1和S2输入到第一C单元电路产生数据信号Q3，从互锁存电路输出的两路数据信号S2和S3输入到第二C单元电路产生数据信号Q1，从互锁存电路输出的两路数据信号S1和S3输入到第三C单元电路产生数据信号Q2，数据信号S1、S2和S3输入到表决电路输出整个触发器的输出信号Q。

2.根据权利要求1所述的一种基于三互锁存单元的抗辐射D触发器电路，其特征是：所述主互锁存电路是由9个PMOS管PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8、PM9和9个NMOS管NM1 、NM2、NM3、NM4、NM5、NM6、NM7、NM8、NM9以及三个传输门TM1、TM2、TM3组成；

所述传输门TM1的同相控制端与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接，传输门TM1的反相控制端与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接，所述传输门TM2的同相控制端与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，传输门TM2的反相控制端与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，所述传输门TM3的同相控制端与时钟信号产生电路生成的反相时钟信号nclk3的信号输出端连接，传输门TM3的反相控制端与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接；所述传输门TM1的左侧双向数据端口与D输入滤波电路的数据信号D1的信号输出端连接，传输门TM2的左侧双向数据端口与D输入滤波电路的数据信号D2的信号输出端连接，传输门TM3的左侧双向数据端口分别与D输入滤波电路的数据信号D3的信号输出端连接，传输门TM1的右侧双向数据端口分别与PM2的漏极、PM3的栅极和NM1的漏极、NM9的栅极连接，传输门TM2的右侧双向数据端口分别与PM5的漏极、PM6的栅极和NM4的漏极、NM3的栅极连接，传输门TM3的右侧双向数据端口分别与PM8的漏极、PM9的栅极和NM7的漏极、NM6的栅极连接；

所述PM1的栅级分别与PM9的漏级、NM9的漏极、NM8的栅极相连，PM1的源极外接电源，漏极与PM2的源极相接；所述PM2的栅极与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接，PM2的漏极分别与NM1的漏极、PM3的栅极、NM9的栅极上连；所述PM3的源极外接电源，PM3的漏极分别与NM2的栅极、NM3的漏极、PM4的栅极连接，PM3的漏极输出数据信号M1；所述PM4的源极外接电源，PM4的漏极与PM5的源极相连；所述PM5的栅极与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，PM5的漏极分别与NM4的漏极、PM6的栅极、NM3的栅极连接；所述PM6的源极外接电源，PM6的漏极分别与NM6的漏极、PM7的栅极、NM5的栅极，PM6的漏极输出数据信号M2；所述PM7的源极外接电源，PM7的漏极与PM8的源极相连；所述PM8的栅极与时钟信号产生电路生成的反相时钟信号nclk3的信号输出端连接，PM8的漏极分别与NM7的漏极、PM9的栅极和NM6的栅极连接；所述PM9的源极外接电源，PM9的漏极分别与NM9的漏极、NM8的栅极连接，PM9的漏极输出数据信号M3；

所述NM1的栅极与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接，NM1的源极与NM2的漏极连接；所述NM4的栅极与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，NM4的源极与NM5的漏极连接；所述NM7的栅极与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接，NM7的源极与连NM8的漏极连接；所述NM2、NM3、NM5、NM6、NM8、NM9的源极均接地。

3. 根据权利要求1所述的一种基于三互锁存单元的抗辐射D触发器电路，其特征是：所述从互锁存电路是由9个PMOS管PM10、PM11、PM12、PM13、PM14、PM15、PM16、PM17、PM18和9个NMOS管NM10 、NM11、NM12、NM13、NM14、NM15、NM16、NM17、NM18以及三个传输门TS1、TS2、TS3组成；

所述传输门TS1的同相控制端与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接，传输门TS1的反相控制端与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接，所述传输门TS2的同相控制端与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，传输门TS2的反相控制端与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，所述传输门TS3的同相控制端与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接，传输门TS3的反相控制端与时钟信号产生电路生成的反相时钟信号和nclk3的信号输出端连接，所述传输门TS1的左侧双向数据端口与主互锁存电路的数据信号M1的信号输出端连接，传输门TS2的左侧双向数据端口与主互锁存电路的数据信号M2的信号输出端连接，传输门TS3的左侧双向数据端口与主互锁存电路的数据信号M3的信号输出端连接，传输门TS1的右侧双向数据端口分别与PM11的漏极、PM12的栅极和NM10的漏极、NM18的栅极连接，传输门TS2的右侧双向数据端口分别与PM14的漏极、PM15的栅极和NM13的漏极、NM12的栅极连接，传输门TS3的右侧双向数据端口分别与PM17的漏极、PM18的栅极和NM16的漏极、NM15的栅极连接；

所述PM10的栅级分别与PM18的漏级、NM18的漏极、NM17的栅极相连，PM10的源极外接电源，漏极与PM11的源极相接；所述PM11的栅极与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接，PM11的漏极分别与NM10的漏极、PM12的栅极、NM18的栅极上连；所述PM12的源极外接电源，PM12的漏极分别与NM11的栅极、NM12的漏极、PM13的栅极连接，PM12的漏极输出数据信号S1；所述PM13的源极外接电源，PM13的漏极与PM14的源极相连；所述PM14的栅极与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，PM14的漏极分别与NM13的漏极、PM15的栅极、NM12的栅极连接；所述PM15的源极外接电源，PM15的漏极分别与NM15的漏极、PM16的栅极、NM14的栅极，PM15的漏极输出数据信号S2；所述PM16的源极外接电源，PM16的漏极与PM17的源极相连；所述PM17的栅极与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接，PM17的漏极分别与NM16的漏极、PM18的栅极和NM15的栅极连接；所述PM18的源极外接电源，PM18的漏极分别与NM18的漏极、NM17的栅极连接，PM18的漏极输出数据信号S3；

所述NM10的栅极与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接，NM10的源极与NM11的漏极连接；所述NM13的栅极与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，NM13的源极与NM14的漏极连接；所述NM16的栅极与时钟信号产生电路生成的反相时钟信号nclk3的信号输出端连接，NM16的源极与连NM17的漏极连接；所述NM11、NM12、NM14、NM15、NM17、NM18的源极均接地。