[发明专利]半导体结构及其制造方法

说明书

本发明公开一种半导体结构及其制造方法。半导体结构包括一基板、一条状叠层结构以及至少一导电结构。基板具有一凹槽，条状叠层结构形成于凹槽内。条状叠层结构包括多个导电条及多个绝缘条。各导电条具有一水平导电段及二垂直导电段连接于对应的水平导电段，水平导电段的延伸方向平行于凹槽的一底部，垂直导电段的延伸方向垂直于凹槽的底部。各绝缘条具有一水平绝缘段及二垂直绝缘段连接于对应的水平绝缘段，垂直绝缘段的延伸方向平行于垂直导电段的延伸方向。导电结构电性连接于这些导电条的至少其中之一。条状叠层结构具有一水平叠层段对应水平导电段，条状叠层结构具有二垂直叠层段对应垂直导电段，垂直叠层段的一宽度大于水平叠层段的一厚度。

技术领域

本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种具有放大的电性接触重叠区域(electrical contact overlay window)的半导体结构及其制造方法。

背景技术

近年来半导体元件的结构不断地改变，且元件的存储器储存容量也不断增加。存储装置是使用于许多产品之中，例如MP3播放器、数字相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，是需要制造高元件密度及具有小尺寸的存储装置。如此一来，装置中的电性接触元件之间的距离也缩小，造成短路情况的增加、并且降低装置的稳定性。

因此，设计者们无不致力于开发一种三维存储装置，不但具有许多叠层平面而达到更高的记忆储存容量，具有更微小的尺寸，同时具备良好的稳定性。

发明内容

本发明是有关于一种半导体结构及其制造方法。实施例中，半导体结构中，由于条状叠层结构的垂直叠层段的宽度大于水平叠层段的厚度，使得垂直叠层段具有放大的尺寸，因此增大了垂直导电段的节距(pitch)，因此可以有效放大条状叠层结构和导电结构的电性接触重叠区域、并且降低短路的发生。

根据本发明的一实施例，是提出一种半导体结构。半导体结构包括一基板、一条状叠层结构以及至少一导电结构。基板具有一凹槽，条状叠层结构形成于凹槽内。条状叠层结构包括多个导电条及多个绝缘条。导电条与绝缘条是交错设置(interlaced)。各导电条具有一水平导电段及二垂直导电段连接于对应的水平导电段，水平导电段的延伸方向平行于凹槽的一底部，垂直导电段的延伸方向垂直于凹槽的底部。各绝缘条具有一水平绝缘段及二垂直绝缘段连接于对应的水平绝缘段，垂直绝缘段的延伸方向平行于垂直导电段的延伸方向。导电结构电性连接于这些导电条的至少其中之一。条状叠层结构具有一水平叠层段对应水平导电段，条状叠层结构具有二垂直叠层段对应垂直导电段，垂直叠层段的一宽度大于水平叠层段的一厚度。

根据本发明的另一实施例，是提出一种半导体结构的制造方法。半导体结构的制造方法包括以下步骤。提供一基板，包括形成一凹槽于基板内。形成一条状叠层结构于凹槽内，包括：形成多个导电条，各导电条具有一水平导电段及二垂直导电段连接于对应的水平导电段，水平导电段的延伸方向平行于凹槽的一底部，垂直导电段的延伸方向垂直于凹槽的底部；及形成多个绝缘条，导电条与绝缘条是交错设置(interlaced)，各绝缘条具有一水平绝缘段及二垂直绝缘段连接于对应的水平绝缘段，垂直绝缘段的延伸方向平行于垂直导电段的延伸方向。形成至少一导电结构，其中至少一导电结构电性连接于这些导电条的至少其中之一；其中条状叠层结构具有一水平叠层段对应水平导电段，条状叠层结构具有二垂直叠层段对应垂直导电段，垂直叠层段的一宽度大于水平叠层段的一厚度。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示本发明的一实施例的半导体结构的剖面示意图。

图2绘示本发明的另一实施例的半导体结构的剖面示意图。

图3绘示本发明的又一实施例的半导体结构的剖面示意图。