[发明专利]半导体器件制造方法

说明书

一种半导体器件制造方法，包括：在衬底上依次形成穿通阻挡层以及半导体材料层；在半导体材料层上形成掩膜图形；利用掩膜图形依次刻蚀半导体材料层和穿通阻挡层，直至进入衬底中，在衬底上形成包含了半导体材料层和穿通阻挡层的多个鳍片；在多个鳍片之间的衬底上形成浅沟槽隔离。依照本发明的半导体器件制造方法，先形成穿通阻挡层然后外延并刻蚀形成鳍片，通过浓度分布超陡的PTSL层降低了器件的漏电并且改善了器件的短沟道效应，采用兼容主流硅工艺降低了成本、提高了导热性，并且采用高迁移率材料用作沟道区以有效提高器件驱动性能。

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种FinFET制造方法。

背景技术

在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。现有技术中，为了进一步提高器件的性能以及降低成本，主流的CMOS器件开始由平面器件逐渐转变为鳍片场效应晶体管(FinFET)。

对于体Si衬底而言，为了防止在Si质鳍片顶部构成的源漏区、沟道区与鳍片底部的衬底之间的泄漏电流，需要通过注入掺杂或注入氧化等工艺在沟道区下部形成穿通阻挡层(PTSL)，例如向n沟道区下部注入形成p+高浓度隔离区，通过反向偏置的PN结来隔离可能的泄漏电流。然而，常规工艺中，该PTSL注入会导致沟道区内部浓度不均匀的掺杂，例如PTSL层中的掺杂剂受到后续高温退火影响而扩散进入沟道区中，导致沟道区内部载流子迁移率退化，器件驱动性能下降。同时，由于常规的注入方法很难在大高宽比的沟道底部形成浓度分布超陡的隔离掺杂层(沿深度方向的浓度分布出现明显的台阶式变化，例如在某一特定深度掺杂剂分布浓度突然减小2个数量级以上)，而仅能够形成变化率较小的平缓过渡。如此导致沟道区底部之上的沟道区与下部的掺杂隔离区的浓度接近(例如仅有一个数量级差别甚至更小)，这将导致沟道区底部的部分掺杂隔离区也可以在电场影响下形成额外的沟道，从而使得器件的短沟道效应变差。

解决上述问题的通常方法是采用SOI衬底，通过埋氧层(BOX)来提供顶部薄硅层中的沟道区与下方较厚的衬底之间的绝缘隔离。然而，SOI衬底的制造成本远大于传统的体Si衬底，并且电路的散热性差也制约了在小的占地面积下集成大量CMOS器件，不利于器件性能的提高。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET制造方法，先形成穿通阻挡层然后外延并刻蚀形成鳍片，通过浓度分布超陡的PTSL层降低了器件的漏电并且改善了器件的短沟道效应，同时也降低了成本。

为此，本发明提供了一种半导体器件制造方法，包括：在衬底上依次形成穿通阻挡层以及半导体材料层；在半导体材料层上形成掩膜图形；利用掩膜图形依次刻蚀半导体材料层和穿通阻挡层，直至进入衬底中，在衬底上形成包含了半导体材料层和穿通阻挡层的多个鳍片；在多个鳍片之间的衬底上形成浅沟槽隔离。

其中，形成穿通阻挡层以及半导体材料层的步骤进一步包括：在衬底表面形成衬垫层；穿过衬垫层对衬底执行离子注入，在衬底表面上形成穿通阻挡层；去除衬垫层，暴露穿通阻挡层的表面；在穿通阻挡层上外延生长半导体材料层。

其中，采用低注入能量、高注入剂量的离子注入形成高掺杂、浅结深的穿通阻挡层。

其中，去除衬垫层之前进一步包括，采用高注入能量、低注入剂量的离子注入形成低掺杂、深结深的阱区。