[发明专利]一种基于FPGA实现视频信号触发同步的方法

说明书

技术领域

本发明涉及视频信号同步方法领域，具体是一种基于FPGA实现视频信号触发同步的方法。

背景技术

我国电视标准为PAL制式，每帧图象由625行组成，行扫描周期为64us，奇数场为1～313行，偶数场为314～625行。视频触发是示波器触发功能的一种，用来捕获电视设备的复杂波形，对视频信号进行行、场的识别，通过对视频信号同步电平的检测，使得视频波形在示波器屏幕上稳定同步触发，从而实现对视频信号的分析。现在通常采用视频同步分离器，进行视频同步信号的提取，提取复合同步信号和奇偶场信号，输出到FPGA内部，完成视频触发功能。

发明内容本发明的目的是提供一种基于FPGA实现视频信号触发同步的方法，通过检测同步电平脉冲宽度，使得视频信号能够在示波器屏幕上稳定的显示，从而实现对视频信号的分析。

为了达到上述目的，本发明所采用的技术方案为：

一种基于FPGA实现视频信号触发同步的方法，所述视频信号经过触发比较器送入触发主通路，其特征在于：在触发比较器与触发主通路之间采用FPGA，以及双触发器构成的主、从触发器，所述FPGA中构建有识别电路、61.65us和27.3us脉宽检测电路、固定延迟计数器；识别电路由识别控制寄存器控制，主要用来控制奇、偶场的选择，当用户选择后，系统软件根据用户选择的是偶数场还是奇数场，发出不同的控制命令给识别控制寄存器；61.65us脉宽检测电路由大于小于计数器构成，用来检测要扑捉输入视频信号的61.65us脉宽的宽度，大计数器通常设置为60us，小于计数器通常设置为63us，如果输入的视频信号脉宽大于60us，同时小于63us，脉宽检测电路发出检测有效信号，说明61.65us脉宽信号被捕获，可以启动下一步运行；27.3us脉宽检测电路由大于小于计数器构成，用来检测要扑捉输入视频信号的27.3us脉宽的宽度，大计数器通常设置为25us，小于计数器通常设置为29us，如果输入的视频信号脉宽大于25us，同时小于29us，脉宽检测电路发出检测有效信号，说明27.3us脉宽信号被捕获，可以启动下一步运行；固定延迟计数器分为两种，一种是61.65us脉宽检测电路的固定延迟，一种是27.3us脉宽检测电路的固定延迟，当脉宽检测电路检测成功后，根据不同的脉宽检测电路，启动相应的固定延迟计数器，只有固定延迟计数器计数结束后，才能根据用户设置的相应行数启动有效计数，计数结束后，产生触发使能信号输出到主触发器，用来作为产生触发有效的使能信号；视频信号经过触发比较器后，产生视频触发信号，视频触发信号输出至主、从触发器，同时输出至FPGA，由FPGA内部系统时钟对输入的视频触发信号进行同步；

用户在FPGA中选择奇数场或偶数场，同时设置同步行数，FPGA启动内部识别电路，判断用户设置的行数是否小于或等于320行；当判断出用户设置的行数大于320行时，FPGA启动内部61.65us脉宽检测电路，61.65us脉宽检测电路检测到脉冲宽度满足要求时，将脉冲送入FPGA内部固定延迟计数器进行计数，固定延迟计数器计数结束后，根据用户设置的行数，再次进行计数累加，当计数结束后，输出触发使能；当判断出用户设置的行数小于等于320，FPGA启动内部27.3us脉宽检测电路，27.3us脉宽检测电路检测到脉冲宽度满足要求时，将脉冲送入FPGA内部固定延迟计数器进行计数，固定延迟计数器计数结束后，根据用户设置的行数，再次进行计数累加，当计数结束后，输出触发使能；

FPGA根据选择行数判别触发使能是否为有效信号，当判断为有效信号时，FPGA将触发使能输出至主、从触发器，主、从触发器接收到触发使能时，将视频触发信号输出至触发主通路。

所述的一种基于FPGA实现视频信号触发同步的方法，其特征在于：所述FPGA中还构建有触发释抑电路，触发释抑电路控制主、从触发器的释抑，保证主、从触发器有效复位，实现触发有效信号的不间断产生。

所述的一种基于FPGA实现视频信号触发同步的方法，其特征在于：所述FPGA中还构建有精密相位同步测量电路，精密相位同步测量电路测量触发得到信号和系统时钟的相位差，实现触发得到信号的精确定位。

本发明通过检测视频信号的脉冲宽度，来设置触发使能，可产生选择在视频信号任意选定的行上触发，从而简化了对视频波形的分析。本发明与现有技术相比，其显著优点是：检测电路设计在FPGA中完成，占用资源少，修改方便，可移植性强；可以完全替代视频信号同步分离器，节约成本，减少印制板布线。

附图说明

图1a奇数场信号

图1b偶数场信号