[发明专利]一种降低DDR3内存写操作功耗的实现方法

说明书

技术领域

本发明涉及一种降低DDR3内存写操作功耗的实现方法。

背景技术

在绿色低碳的大环境下，和其他半导体产品一样，内存系统的功耗也在不停地降低当中。内存频率越来越高，带来的负面影响就是功耗的增加，所以新一代的内存都会在功耗上做些改进，以抵消频率提高带来的负面影响。低功耗设计是历代内存所追求的目标，最通常的方式就是降低内存的核心电压。DDR的核心电压为2.5V，DDR2的核心电压为1.8V，DDR3的核心电压进一步降低了，仅有1.5V。随着2012年9月DDR4内存标准的公布，其核心电压已经降低到1.2V。根据JEDEC的规范标准，通过提升硅晶圆芯片制造工艺而降低核心IO电压以提升性能的内存模组，更低的电压意味着工艺更加成熟。显然工艺的约束使得内存电压不能无穷的降低下去。

目前已有的降低内存功耗的专利，如专利号为：US 20130166931A1的发明专利，给出一种使用降低内存功耗的方法，它主要是让内存工作在高频时钟1下，不工作的时候进入低频时钟2。但是这种方法需要额外的在内存中增加一个时钟，并且引入一个时钟引脚。在内存频繁的读写过程中会带来两个时钟之间的频繁切换，且在内存不工作的时候降低的是静态功耗，对于动态功耗没有起到作用。

发明内容

本发明所要解决的技术问题是针对背景技术的不足提供了一种通过门控时钟暂时关闭写过程中的时钟，降低DDR3中MOS管不必要的翻转，进而降低DDR3内存写操作功耗的实现方法。

本发明为解决上述技术问题采用以下技术方案

1. 一种降低DDR3内存写操作功耗的实现方法，包括以下几个步骤：

1）DDR3内存颗粒接收来自内存控制器的命令，送入命令仲裁逻辑；

2）DDR3内存颗粒中的仲裁逻辑对送入内存的命令进行判断和分组后，再给存储阵列，对其进行真正的读写过程；

3）存储阵列进行写的过程中，门控时钟模块管理时钟信号，适当时机关闭时钟，DDR3写操作完成后开启时钟。

优选的，所述步骤1）中的命令仲裁逻辑，具体步骤如下：

2-1）命令仲裁逻辑把接收到的命令，进行分组判断，首先确定是否是写请求，如果不是，则直接对DDR3读操作；

2-2）再判断是否是突发长度为8的BL8传输，如果不是，直接对DDR3进行突发长度为4的BC4写过程；

2-3）将剩下的BL8写命令放到缓冲队列中，缓冲队列中把同一行的写请求方在一起；

2-4）达到设定的缓冲队列大小以后，开始对内存进行BL8写过程。

优选的，所述步骤3）中，具体包含以下步骤：

3-1）DDR3在开始写过程以后，经过写延迟WL：write latency后，将DDR3内存的时钟关闭；

3-2）DDR3对输入写数据DQ进行采样；

3-3）DQS采样完最后一个写数据后，门控时钟将被打开，并同时恢复到正常工作模式。

优选的，通过门控时钟模块将DDR3内存的时钟关闭。

优选的，DDR3通过输入的数据选择信号DQS的上升沿和下降沿对输入写数据DQ进行采样。

本发明采用以上技术方案与现有技术相比，具有以下技术效果：

本发明对于传输大量写数据的过程中，可以大大降低DDR3的功耗，不再依赖于电源电压的降低，而是通过门控时钟，暂时关闭写过程中的时钟，降低DDR3中MOS管不必要的翻转，达到降低动态功耗的目的。能够有效的克服电源电压无限制降低的对工艺技术的压力。

附图说明

图1是本发明提供的一种降低DDR3内存写操作功耗的实现方法中DDR3内存在内存控制器系统中的位置图；

图2是本发明提供的一种降低DDR3内存写操作功耗的实现方法中DDR3内存颗粒中低功耗控制结构图；

图3是本发明提供的一种降低DDR3内存写操作功耗的实现方法中DDR3内存颗粒中命令仲裁逻辑图；

图4是本发明提供的一种降低DDR3内存写操作功耗的实现方法命令仲裁逻辑中的命令缓冲队列图；

图5是本发明提供的一种降低DDR3内存写操作功耗的实现方法中仲裁模块实现流程图；

图6是本发明提供的一种降低DDR3内存写操作功耗的实现方法中门控时钟控制写过程；

图7是本发明提供的一种降低DDR3内存写操作功耗的实现方法中DDR3突发传输8的写过程示意图。

具体实施方式

下面结合附图对本发明的技术方案做进一步的详细说明：