[发明专利]带反馈路径的FPGA逻辑单元

权利要求书

1.一种带反馈路径的FPGA逻辑单元，其特征在于，包括：n级的级联结构，每一级的级联结构均包括：k输入单输出查找表和寄存器；

其中，所述n级的级联结构中，上一级的级联结构至下一级的级联结构之间具有反馈路径，n≥2；

其中，所述n级的级联结构的第i级级联结构包括：四选一多路选择器、k输入单输出查找表、第一二选一多路选择器、寄存器和第二二选一多路选择器：

所述四选一多路选择器，其四个输入端中的两个输入端分别连接至本级级联结构中寄存器的输出端，和本级级联结构的k个输入端[0:k-1]中的输入端0；

所述k输入单输出查找表，其k个输入端分别连接至本级级联结构的k个输入端[0:k-1]中的输入端1～k-1，和所述四选一多路选择器的输出端；

所述第一二选一多路选择器，其两输入端中的一个输入端连接至所述k输入单输出查找表的输出端；

所述寄存器，其输入端连接至所述第一二选一多路选择器的输出端；

所述第二二选一多路选择器，其两输入端分别连接至所述k输入单输出查找表的输出端和所述寄存器的输出端，其输出端作为本级级联结构的输出端；

其中，1≤i≤n，所述反馈路径为上级级联结构中寄存器到下级级联结构中k输入单输出查找表的反馈路径。

2.根据权利要求1所述的FPGA逻辑单元，其特征在于，当i≠1时：

所述四选一多路选择器中除所述两个输入端之外的另两个输入端分别连接至第i-1级级联结构中k输入单输出查找表的输出端、第i-1级级联结构中寄存器的输出端；

所述第一二选一多路选择器中除所述一个输入端之外的另一个输入端连接至第i-1级级联结构中寄存器的输出端。

3.根据权利要求2所述的FPGA逻辑单元，其特征在于，所述n级级联结构中的第i-1级和第i级的级联结构按照以下方式设置，实现“查找表-寄存器-查找表”结构：

对于第i-1的级联结构：所述第一二选一多路选择器选择本级级联结构中k输入单输出查找表的输出端；

对于第i级的级联结构：所述四选一多路选择器选择第i-1级级联结构中寄存器的输出端；所述第二二选一多路选择器选择本级级联结构中k输入单输出查找表的输出端。

4.根据权利要求2所述的FPGA逻辑单元，其特征在于，所述n级级联结构中第i-1级和第i级的级联结构按照以下方式设置，实现“寄存器-查找表-寄存器”结构：

对于第i级的级联结构：所述四选一多路选择器选择第i-1级级联结构中寄存器的输出端；所述第一二选一多路选择器选择本级级联结构中k输入单输出查找表的输出端；所述第二二选一多路选择器选择本级级联结构中寄存器的输出端。

5.一种带反馈路径的FPGA逻辑单元，其特征在于，包括：n级的级联结构，每一级的级联结构均包括：k输入单输出查找表和寄存器；

其中，所述n级的级联结构中，上一级的级联结构至下一级的级联结构之间具有反馈路径，n≥2；

其中，所述n级的级联结构的第i级级联结构包括：第一三选一多路选择器、k输入单输出查找表、第二三选一多路选择器、寄存器和二选一多路选择器：

所述第一三选一多路选择器，其三个输入端中的两个分别连接至本级级联结构中寄存器的输出端，和本级级联结构的k个输入端[0:k-1]中的输入端0；

所述k输入单输出查找表，其k个输入端分别连接至本级级联结构的k个输入端[0:k-1]中的输入端1～k-1，和所述第一三选一多路选择器的输出端；

所述第二三选一多路选择器，其三输入端中的一个输入端连接至所述k输入单输出查找表的输出端；

所述寄存器，其输入端连接至所述述第二三选一多路选择器的输出端；

所述二选一多路选择器，其两输入端分别连接至所述k输入单输出查找表的输出端和所述寄存器的输出端，其输出端作为本级级联结构的输出端；

所述反馈路径为上级级联结构中k输入单输出查找表到下级级联结构中寄存器的反馈路径。