[发明专利]数据链路层高性能容错的方法

权利要求书

1.一种用于PCIE数据链路层高性能容错的方法，其特征在于：在PCIE原有的CRC检错基础上，加 入ECC实时纠错和自修复功能，在检出错误的同时能够对其进行纠正，并且提高计算速度。

2.根据权利要求1所述一种用于PCIE数据链路层高性能容错的方法，其特征在于具体步骤如下：

1)在数据链路层的发送端加上ECC编码电路，ECC编码电路负责编码，生成TLP数据包的初始ECC 校验码；

2)在上述数据链路层的接收端电路结构中加入ECC解码电路，ECC解码电路负责生成新的ECC校验 码，并将新的ECC校验码与数据所携带的初始ECC校验码进行异或检错和纠错；

3)当ECC解码电路检测到错误但是不能对其纠正时，会生成一个错误发生标识信号，以表明有不可纠 正的错误产生，则根据ACK/NAK协议对不可纠正的错包进行重发；

4)在数据链路层的发送端接收来自事务层的TLP数据包后，根据协议内容进行封装，在现有容错技术 的基础上，由ECC编码电路生成ECC校验码，等完整的TLP接收完毕后将ECC校验码加在数据包 的包尾；

5)在数据链路层的接收端接收来自物理层的TLP数据包，对收到的TLP数据包进行检错，先进行CRC 校验，若CRC校验无误，则说明无链路传输错误，则不需要进行ECC纠错，若CRC校验错误，则进 行ECC纠错。

3.根据权利要求2所述一种用于PCIE数据链路层高性能容错的方法，其特征在于：所述ECC校验 纠错是基于汉明编解码方法，每512字节的数据块将生成3个字节长度的ECC校验码。