[发明专利]内置选通驱动器

说明书

技术领域

本发明涉及一种应用平板显示装置的内置选通驱动器，并且更具体地，涉及一种设置在构成平板显示装置的面板中的内置选通驱动器。

背景技术

平板显示(FPD)装置应用于诸如便携式电话、平板PC、笔记本计算机等等的各种电子产品。FPD装置包括液晶显示(LCD)装置、等离子显示面板(PDP)以及有机发光显示(OLED)装置等等。近来，电泳显示(EPD)装置被广泛地用作FPD装置。

FPD装置包括将上拉信号顺序地提供给多条选通线的选通驱动器。

选通驱动器被构造为集成电路(IC)，并且安装在FPD装置的面板上。近来，广泛地使用面板内选通(GIP)型选通驱动器，其中，薄膜晶体管(TFT)和构成选通驱动器的各种元件设置在面板内。下面，GIP型选通驱动器被简单地称为内置选通驱动器。

图1是示出现有技术的集成选通驱动器的构造的示例性图，并且图2是示出应用于现有技术集成选通驱动器的线的布置结构的示例性图。

如图1中所示，现有技术的集成选通驱动器包括移位寄存器S，其将上拉信号顺序地输出到多个选通线；时钟供给线部分CLP，其用于将各种时钟提供给移位寄存器S；以及电力供给线部分PLP，其用于将各种电力提供给移位寄存器S。

时钟供给线部分CLP包括至少两条或更多条时钟供给线，并且通过时钟供给线传输具有不同周期或脉冲宽度的时钟。

电力供给线部分PLP包括至少两条或更多条电力供给线，并且通过电力供给线提供具有相同电压或不同电压的电力。

移位寄存器S包括多个级ST1至STg，其包括多个晶体管。级ST1至STg彼此相关地连接，并且分别将扫描信号SS1至SSg输出给选通线。

应用于构成内置选通驱动器的移位寄存器S的各级ST1至STg包括上拉晶体管PU，其输出用于接通面板的各像素中形成的开关晶体管的上拉信号；以及下拉晶体管PD，其输出用于关断开关晶体管的下拉信号。

各扫描信号SS1至SSg包括用于接通开关晶体管的上拉信号和用于关断开关晶体管的下拉信号。

在其中数据电压被施加到面板的一个水平时段期间、在一个垂直时段的一部分中，输出上拉信号，并且在一个垂直时段的其它部分中，下拉信号被传输到选通线。

如图1中所示，在现有技术的集成选通驱动器中，构成时钟供给线部分CLP的时钟供给线以及构成电力供给线部分PLP的电力供给线形成在移位寄存器S的一侧。下面，为了描述的方便起见，如图1和图2中所示，将描述其中内置选通驱动器包括四条时钟供给线CL1至CL4和n条电力供给线PL1至PLn的情况作为现有技术的集成选通驱动器的示例。在该情况下，通过第一至第四时钟供给线CL1至CL4分别提供第一至第四时钟CLK1至CLK4，并且通过第一至第n电力供给线PL1至PLn分别提供第一电力至第n电力Power1至Power4。

此外，一般来说，时钟供给线、电力供给线和级ST1至STg在面板的上下方向上伸长。

在该情况下，从布置在面板的下端的级输出的上拉信号的延迟在从第g-3级ST(g-3)至第g级STg的方向上逐渐地增加。

延迟是由于时钟供给线和电力供给线自身的电阻而引起的，或者如图2中所示，延迟是由在其中时钟供给线CL1至CL4与电力供给线PL1至PLn交叠的每个位置处产生的寄生电容引起的。

例如，图2的第一时钟供给线CL1与第二至第四时钟供给线CL2至CL4和第一至第n电力供给线PL1至PLn交叠同时时钟被传输给移位寄存器S。在该情况下，在交叠区域中产生寄生电容，并且在第一时钟CLK1正在传输到该级的同时，由寄生电容来延迟第一时钟CLK1。由于该延迟，从第一时钟生成的上拉信号也被延迟。

由于同样的原因，第二至第四时钟CLK2至CLK4被延迟，并且由于该延迟，分别从第二至第四时钟CLK2至CLK4生成的上拉信号也被延迟。

如上所述的上拉信号的延迟是由于时钟供给线CL1至CL4之间的交叠和时钟供给线与电力供给线之间的交叠引起的，或者是由于各级中包括的上拉晶体管中的寄生电容引起的。

例如，在各级中形成有用于输出上拉信号的上拉晶体管，并且对应的时钟供给线或电力供给线连接到上拉晶体管。级，时钟供给线之一连接到上拉晶体管的漏极，选通线连接到上拉晶体管的源极，并且该级的Q节点连接到上拉晶体管的栅极。

在该情况下，栅-漏寄生电容器Cgd形成在时钟供给线与Q节点之间，并且栅-源寄生电容器Cgs形成在选通线与Q节点之间。

上拉信号的延迟是由于栅-漏寄生电容器Cgd引起的。