[发明专利]掩模版和半导体器件的形成方法

说明书

一种掩模版和半导体器件的形成方法。其中，所述掩模版包括：基板；位于所述基板上的遮光层；主图形，位于所述遮光层内；还包括：辅助图形，位于所述遮光层内；所述辅助图形位于所述主图形内部或者所述主图形外围，所述辅助图形用于增大掩模版的透光率。所述掩模版通过设置辅助图形，增大了掩模版的透光率，掩模版接收曝光光线照射的面积减小，因此吸收的光线减少，掩模版自加热效应降低，减小掩模版自身的变形，从而防止利用掩模版形成的器件图形发生偏差，提高采用此掩模版形成的半导体器件的图形准确性。

技术领域

本发明涉及半导体制造领域，尤其涉及一种掩模版和半导体器件的形成方法。

背景技术

集成电路结构的制造需要在硅衬底、绝缘层上覆硅(Silicon On Insulator，SOI)衬底或其它合适的半导体衬底上形成尺寸精确控制的微小结构。通过执行微影、蚀刻、离子注入、沉积及氧化等的工艺，在半导体衬底上形成图案。为形成尺寸精确控制的微小结构，通常在图案产生工艺阶段中，需要在半导体衬底上形成掩膜层(mask layer)，掩膜层用以定义这些微小结构。

一般而言，掩膜层可以是例如由微影工艺产生的图案化光刻胶层，或可利用光刻胶层形成的硬掩膜层。在微影工艺期间，可将光刻胶旋转涂布到晶片表面上，然后经由掩模版(reticle)对应的微影掩模面(lithography mask face)使该光刻胶选择性地曝光于紫外线辐射，从而将掩模版的图案成像在光刻胶层，以便在此光刻胶层中形成潜影(latentimage)。在将该光刻胶显影之后，便在该光刻胶层中形成所需的图案。

集成电路中半导体器件的尺寸不断地缩减，用来产生器件特征部位的图案更加微小，并且相应的图案需要更加严格的尺寸要求。在产生极小的特征尺寸(feature size)时，微影成像的品质是非常重要的。

然而，现有掩模版结构的一些内在原因，以及掩模版在不同曝光时间的温度差异等因素的影响下，降低了成像系统形成准确图案的能力，造成较大的套刻精度偏差(overlay error)。

发明内容

本发明解决的问题是提供一种掩模版和半导体器件的形成方法，以防止在采用掩模版形成半导体器件的过程中，造成较大的套刻精度偏差。

为解决上述问题，本发明提供一种掩模版，包括：

基板；

位于所述基板上的遮光层；

主图形，位于所述遮光层内；

其特征在于，还包括：

辅助图形，位于所述遮光层内；

所述辅助图形位于所述主图形内部或者所述主图形外围，所述辅助图形用于增大掩模版的透光率。

可选的，所述掩模版的透光率为50％～90％。

可选的，所述辅助图形用于在半导体衬底上形成或者去除非器件图形，或者所述辅助图形仅用于透光。

可选的，所述辅助图形包括副栅极去除开口。

可选的，所述辅助图形包括伪栅去除开口。

可选的，所述辅助图形包括非可印亚衍射散射槽。

为解决上述问题，本发明还提供了一种半导体器件的形成方法，包括：提供半导体衬底；

采用第一掩模版在所述半导体衬底上形成第一器件图形结构；

采用第二掩模版对所述第一器件图形结构进行修整，所述第二掩模版包括基板和位于基板上的遮光层；

所述第二掩模版还包括位于所述遮光层内的主图形；