[发明专利]SRAM存储单元及提高其读写稳定性的电路

说明书

本发明涉及电子通信技术领域，具体涉及一种SRAM存储单元及提高其读写稳定性的电路。包括，第一开关器件，可控制地连接一第一位线至一第一存储节点；第二开关器件，可控制地连接一第二位线至一第二存储节点；第一反相单元，串联于第一开关器件与第二开关器件之间，第一反相单元设有第一输入端和第一输出端，于第一输出端处定义第一存储节点；第二反相单元，串联于第一开关器件与第二开关器件之间，第二反相单元第二输入端与第一输出端连接，第二输出端与第一输入端连接，于第二输出端处定义第二存储节点。本发明有着更好的读写能力，在不用添加过多额外电路的前提下提高SRAM存储单元可靠性，降低了电路设计的复杂程度，并且节省了面积。

技术领域

本发明涉及电子通信技术领域，具体涉及一种SRAM存储单元及提高其读写稳定性的电路。

背景技术

SRAM(Static RAM，静态随机存储器)存储器是一种具有静止存取功能的存储器，不需要刷新电路既能保存它内部存储的数据，在各个芯片系统中具有重要的作用，对于一个SRAM存储单元来说，它的稳定性至关重要。一个拥有较强写能力的存储单元，不但能够保证单元的稳定性，更能提高写操作的速度，从而使整个存储器工作在更加高速的系统中，因而其性能也决定了整个芯片的性能好坏。

随着先进工艺水平的不断推进，器件尺寸越来越小，工艺参数的漂移偏差不可避免，尤其对于拥有巨大数目存储单元的SRAM阵列来说，这种偏差对整个SRAM良率和性能产生的影响越来越大；图1所示，其中100为一个常规的SRAM存储单元，由两个PMOS(拥有P型金属-氧化物-半导体结构的晶体管)晶体管101，102以及四个NMOS(拥有N型金属-氧化物-半导体结构的晶体管)晶体管103，104，105，106所组成。其中PMOS晶体管101和NMOS晶体管105组成一个反相器107，同理，PMOS晶体管102和NMOS晶体管106也组成一个反相器108，反相器107的输出与反相器108的输入相连，反相器108的输出与反相器107的输入相连，彼此形成一个闭环，从而在109点和110点对数字信号“0”或“1”进行锁存。NMOS晶体管103，104作为开关管，其栅极和字线WL相连，用于控制位线BL以及BLB对节点109，110的访问。PMOS晶体管101，102的源极与存储单元工作电源VDD相连，NMOS晶体管105，106的源极与存储单元工作的地VSS相连。

为了保证其稳定性，现有技术中往往引入额外的读写辅助电路。比如，将字线WL的开启电压适当降低，从而减弱NMOS晶体管103，104在读操作中的驱动能力，来提高SRAM读操作的稳定性。相应的在写操作中为了补偿驱动能力的减弱，会采用在位线BL或位线BLB施加负压的方式以提高存储单元的写能力。这在一定程度上增加了电路的复杂程度，并且额外的辅助电路也会使整个存储器的面积变大。

发明内容

本发明的目的在于，提供一种SRAM存储单元，解决以上技术问题；

本发明的目的还在于，提供一种提高SRAM存储单元的读写稳定性的电路，解决以上技术问题。

本发明所解决的技术问题可以采用以下技术方案来实现：

本发明提供一种SRAM存储单元，包括，

一第一开关器件(303)，于一字线(WL)和一写字线(WWL)的作用下可控制地连接一第一位线(BL)至一第一存储节点()；

一第二开关器件(304)，于所述字线(WL)和所述写字线(WWL)的作用下可控制地连接一第二位线(BLB)至一第二存储节点()；

一第一反相单元，串联于所述第一开关器件(303)与所述第二开关器件(304)之间，所述第一反相单元设有第一输入端和第一输出端，于所述第一输出端处定义所述第一存储节点()；