[发明专利]便携式标准干扰源有效
申请号: | 201410612765.0 | 申请日: | 2014-11-04 |
公开(公告)号: | CN104570010A | 公开(公告)日: | 2015-04-29 |
发明(设计)人: | 成传湘;燕官锋;王彦霞;梁广军;史剑锋;郝德良;李潇龙;霍彦锋 | 申请(专利权)人: | 河北晶禾电子技术有限公司 |
主分类号: | G01S19/23 | 分类号: | G01S19/23 |
代理公司: | 石家庄众志华清知识产权事务所(特殊普通合伙) 13123 | 代理人: | 张明月 |
地址: | 050092 河北省石家*** | 国省代码: | 河北;13 |
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摘要: | |||
搜索关键词: | 便携式 标准 干扰 | ||
技术领域
本发明涉及一种信号发生器,具体涉及一种便携式标准干扰源。
背景技术
目前,地球上已经被各种频率、强度的电磁信号所覆盖,因此,我们经常使用的导航卫星和接收终端会遭到各种电磁信号的干扰,严重影响卫星信号与地面站、各类终端间的通信,降低使用效果。抗干扰技术是一种有效应对干扰的措施,通过空域、时域、频域以及联合域的抗干扰处理,能够有效抑制各种宽窄带压制干扰。将抗干扰技术应用于接收机,接收机将接收到的信号,通过抗干扰算法将干扰信号消除。对于由四路接收通道组成的抗干扰接收机终端测试的手段现阶段主要为三台信号源产生三路不同干扰信号与天线接收信号作为测试信号,来测试干扰接收机的主要抗干扰性能指标。目前的导航信号模拟器,一般为单路输出,产品体积大,造价高,主要应用于导航仿真实验室。无针对干扰接收机终端的测试产品。
发明内容
本发明需要解决的技术问题是提供一种能够模拟各种干扰信号,体积小、便于携带的标准干扰源。
为解决上述技术问题,本发明所采用的技术方案是:
一种便携式标准干扰源,包括便携式铝合金壳体、位于该壳体内的电路板、安装在壳体面板上的按键、显示屏以及各类接口,电路板与按键、显示屏以及各类接口通过导线连接;所述接口包括通讯接口、电源接口、天线接口等等,按键用于输入控制指令,显示器用于显示各类指令以及干扰信号类型、功率等;所述电路板该干扰源的核心,是电气线路和电子器件的载体,是根据电路原理图制作而成,包括单片机电路、显示驱动电路、键盘电路、干扰信号发生电路以及变频电路,其中单片机电路的输出连接显示驱动电路的输入,键盘电路的输出连接单片机电路的输入,单片机电路的输出连接干扰信号发生电路以及变频电路的输入,干扰信号发生电路的输出连接变频电路的输入,通过面板按键输入控制指令,控制指令经键盘电路处理送至单片机电路,单片机电路输出干扰信号类型控制信号到干扰信号发生电路,同时输出干扰功率控制信号到变频电路,单片机电路将输入的指令信号、干扰信号类型控制信号以及干扰功率控制信号送至显示驱动电路,经显示驱动电路处理后显示在显示屏上。
所述的干扰信号发生电路以及变频电路为三路,每路都包括干扰信号发生电路以及变频电路,各路之间相互独立且都受单片机电路控制,三路同时使用,各路之间输出不同的干扰信号。其中干扰信号发生电路包括FPGA电路,DA转换电路,时钟信号输入FPGA电路,经FPGA电路产生所需的干扰信号类型,送至DA转换电路,转换成中频干扰信号输出,单片机输出控制信号到FPGA电路,控制干扰信号的类型,FPGA电路是干扰信号发生电路的核心部分,同时也是该机器的核心部分。其中变频电路包括低通滤波电路、本振电路、混频电路、衰减电路、滤波放大电路,由干扰信号发生电路产生的中频干扰信号经低通滤波电路滤波送至混频电路,与由本振电路送来的本振信号混合,送至衰减电路,经衰减后送至滤波放大电路滤波、放大后输出,单片机输出控制信号到衰减电路,控制信号的衰减量,从而控制输出信号的功率。
为了方便测试,电路板上进一步还包括远程控制电路,该电路包括接口电路以及远程信号接收电路,远程信号接收电路的输出连接接口电路的输入,接口电路的输出连接单片机电路,远程控制信号经远程信号接收电路接收后送至接口电路,单片机电路接收由接口电路送出的控制信号。
由于采用了上述技术方案,本发明取得的技术进步是:本发明设置三路相互独立,互不干扰的中频信号生成模块和上变频模块,保证各个干扰信号的相互独立;通过外部按键或远程控制,实现对各路干扰类型和信号功率动态的调整,干扰信号采用可编程逻辑控制器FPGA,用Verilog HDL编程实现,产生中频干扰信号,可产生多种干扰信号类型;系统采用模块化设计,可方便扩展干扰源的数量;体积小、便于携带。
附图说明
图1A、图1B、图1C是本发明的主视、后视、俯视图;
图2是本发明原理框图;
图3是本发明实施例中频发生器原理框图;
图4是本发明实施例中变频通道原理框图;
图5是本发明实施例中本振原理框图;
图6是本发明实施例中衰减电路原理框图;
图7A、图7B是本发明实施例中10M时钟电路以及10M输出电路原理框图;
图8是本发明实施例中10M时钟电路锁10.23M输出电路原理框图;
图9A、图9B是本发明实施例中40.92M时钟电路以及40.92M输出电路原理框图;
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