[发明专利]半导体元件及其制造方法

说明书

本发明公开了一种半导体元件及其制造方法，该半导体元件包括：具有第一导电型的基底、两叠层、具有第二导电型的第一掺杂区、非晶化前注入区以及具有第二导电型的第二掺杂区。两叠层位于基底上，其中各叠层包括介电层以及导体层。介电层位于基底。导体层位于介电层上。第一掺杂区具有第一掺质，位于各叠层之间的基底中。非晶化前注入区位于第一掺杂区中。第二掺杂区具有第二掺质，位于非晶化前注入区中，其中第一导电型与第二导电型不同，且第二掺质的扩散速率大于第一掺质的扩散速率，且第二掺质的热活性高于第一掺质的热活性。

技术领域

本发明是有关于一种电子元件及其制造方法，且特别是有关于一种半导体元件及其制造方法。

背景技术

随着半导体元件的积集度提高与尺寸缩小，半导体元件的击穿电压(Punch-through voltage)-崩溃电压(Breakdown voltage)相关性(Vpt-Vbd Correlation)愈来愈难达到所需目标。换言之，当半导体元件的尺寸缩小，其击穿电压与崩溃电压亦随之降低，进而影响半导体元件的可靠度(Reliability)。因此，在微小化的半导体工艺中，形成源极区或漏极区将极具挑战性。如此一来，如何改善半导体元件的击穿电压与崩溃电压，且同时维持半导体元件的源极区或漏极区的阻值，将变成相当重要的一门课题。

发明内容

本发明提供一种半导体元件及其制造方法，其可显着地提升击穿电压与崩溃电压。

本发明提供一种半导体元件及其制造方法，其可优化源极/漏极的结。

本发明提供一种半导体元件及其制造方法，其可应用在电荷捕捉非易失存储元件(Charge trapping non-volatile memory device)。

本发明提供一种半导体元件，包括具有第一导电型的基底、两叠层、具有第二导电型的第一掺杂区、非晶化前注入区以及具有第二导电型的第二掺杂区。两叠层位于基底上，其中各叠层包括介电层以及导体层。介电层位于基底上。导体层位于介电层上。第一掺杂区具有第一掺质，位于各叠层之间的基底中。非晶化前注入区位于第一掺杂区中。第二掺杂区具有第二掺质，位于非晶化前注入区中，其中第一导电型与第二导电型不同，且第二掺质的扩散速率大于第一掺质的扩散速率。此外，第二掺质的热活性(Thermal activation)高于第一掺质的热活性。

在本发明的一实施例中，更包括具有第二导电型的第三掺杂区位于第一掺杂区下方的基底中。

在本发明的一实施例中，上述第一掺质包括砷或锑(Antimony)，上述第二掺质包括磷，上述非晶化前注入区中包括碳、锗或IV族元素的原子、离子或分子。

本发明提供一种半导体元件的制造方法，包括下列步骤。提供具有第一导电型的基底。于基底上形成两叠层，其中各叠层包括介电层位于基底上。导体层位于介电层上。于各叠层之间的基底中形成具有第二导电型的第一掺杂区，其中第一掺杂区具有第一掺质。进行非晶化前注入工艺，于第一掺杂区中形成非晶化前注入区。于各叠层的侧壁上分别形成第一间隙壁。以第一间隙壁为掩模，注入第二掺质，以于非晶化前注入区中形成具有第二导电型的第二掺杂区，其中第一导电型与第二导电型不同，且第二掺质的扩散速率大于第一掺质的扩散速率，且第二掺质的热活性高于第一掺质的热活性。

在本发明的一实施例中，上述非晶化前注入区的形成方法包括于各叠层的侧壁上分别形成第二间隙壁。以第二间隙壁为掩模，进行非晶化前注入工艺，以于第一掺杂区中形成非晶化前注入区。

在本发明的一实施例中，上述非晶化前注入工艺是在形成第一间隙壁之后进行。且非晶化前注入工艺的步骤包括以第一间隙壁为掩模，进行倾斜离子注入工艺，上述倾斜离子注入工艺的倾斜角度为10度至15度之间。