[发明专利]非易失性存储器件

说明书

一种非易失性存储器件包括：第一有源区和第二有源区，其彼此分开；浮栅，其与第一有源区交叉，并且被设置成使得其一个端部与第二有源区重叠；选择栅，其与第一有源区交叉，以及被设置成与浮栅并排并且与浮栅耦接；电介质层，其被设置在浮栅和选择栅之间，其中电介质层、浮栅和选择栅的叠层形成水平结构的第一电容器；阱区，其被设置在第二有源区中并且与浮栅耦接，其中，阱区和浮栅的叠层形成垂直结构的第二电容器；以及接触部，其与阱区和选择栅共同耦接。

相关申请的交叉引用

本专利文档要求2014年4月21日向韩国知识产权局提交的申请号为10-2014-0047295的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

实施例涉及一种非易失性存储器件，且更具体而言，涉及一种具有单层栅的非易失性存储器件。

背景技术

已提出了各种结构用于能够电编程和擦除数据的非易失性存储器件的存储器单元，例如EEPROM。在非易失性存储器件中，储存在存储器单元中的数据即使当电源中断时也不被擦除并且保留。在现有技术中，层叠栅结构通常已被采用作为EEPROM存储器单元结构。层叠栅结构包括用于储存数据的浮栅和形成在浮栅之上的控制栅。电介质层被插入在浮栅和控制栅之间。近来，随着电子器件的尺寸减小并且开发了半导体器件的制造技术，片上系统(system-on-chip，SOC)已经被强调为最新数字产品的关键部分。在SOC中，各种类型的半导体器件被安装在单个半导体芯片中，使得芯片能执行各种功能。例如，逻辑器件和存储器件可以被一起形成在单个半导体芯片中。因此，需要被嵌入在片上系统(SOC)中的嵌入型EEPROM的制造技术。

为了制造嵌入型EEPROM，逻辑器件和EEPROM通过相同的处理步骤来制造。逻辑器件通常采用具有单栅结构的晶体管。与此相反，EEPROM通常利用层叠栅结构。因此，将EEPROM连同逻辑器件一起集成在同一衬底上的制造程序是复杂的。为了解决这个问题，单层栅的EEPROM已被越来越多地采用来用于嵌入型EEPROM。在利用制造逻辑器件的通常的CMOS(互补金属氧化物半导体)工艺来形成单层栅EEPROM的情况下，可以容易地实现片上系统(SOC)。

发明内容

实施例示出具有单层栅的非易失性存储器件。

根据一个实施例，一种非易失性存储器件包括：第一有源区和第二有源区，其彼此分开；浮栅，其与第一有源区交叉，并且被设置成使得其的一个端部与第二有源区重叠；选择栅，其与第一有源区交叉，以及被设置成与浮栅并排并且与浮栅耦接；电介质层，其被设置在浮栅和选择栅之间，其中，电介质层、浮栅和选择栅的叠层形成水平结构的第一电容器；阱区，其被设置在第二有源区中并且与浮栅耦接，其中，阱区和浮栅的叠层形成垂直结构的第二电容器；以及接触部，其与阱区和选择栅共同耦接。

根据一个实施例，一种非易失性存储器件包括：第一有源区，其被设置在第一方向上；第二有源区和第三有源区，其与第一有源区分开，并且当从第二方向示出时被分别设置在第一有源区的相对侧面上，其中第二方向与第一方向基本上垂直；浮栅，其与第一有源区交叉，其中，浮栅的两个端部分别与第二有源区和第三有源区重叠；选择栅，其与第一有源区交叉，并且被设置成与浮栅并排；电介质层，其被设置在浮栅和选择栅之间，并且与浮栅和选择栅一起构成被配置成水平结构的第一电容器；第一阱区，其被设置在第二有源区中以与浮栅重叠，并且与浮栅一起构成被配置成垂直结构的第二电容器；第二阱区，其被设置在第三有源区中以与浮栅重叠，并且与浮栅一起构成被配置成垂直结构的第三电容器；第一接触部，其与第一阱区和选择栅共同耦接；以及第二接触部，其与第二阱区和选择栅共同耦接。