[发明专利]基于FPGA的高速ADC采样数据接收缓存方法和系统

说明书

技术领域

本发明涉及一种高速采样数据接收缓存方法和系统，基于现场可编程门阵列FPGA平台、采用VHDL硬件描述语言开发的高速ADC采样数据接收缓存方法和系统。本发明涉及高速数据采集和存储领域，该方法和系统可以广泛应用于高数数据采集记录、高速图像采集、雷达回波数据采集等方向，实现多路高速数据信号的实时循环存储、预触发记录和顺序读出，经过拓展，可以实现高速数据的实时分析等功能。 

背景技术

随着数据采集系统应用领域越来越广泛，其技术指标要求也越来越高，很多应用场合都要求其具有高采集率、高分辨率的ADC。一般情况下，ADC输出的采样数据缓存在FPGA上，当输出采用数据频率高于FPGA内部逻辑资源的处理速度时，FPGA不能直接接收数据，这时往往采用FPGA内部的原语对输入数据进行接收、延时和降速，降速后的数据缓存到FPGA内部的BRAM上，再通过外部总线读取，作在线数据分析或者离线数据分析。 

现有的高速数据存储的方法大多基于双向FIFO或者外部存储介质，基于双向FIFO的高速数据存储有以下问题，无法实现数据的触发前记录，只能对存储数据进行顺序读写，容易出现亚稳态等，而采用外部存储介质如SATA硬盘，其对采样数据的存储速度不高，只能对采样数据做短时间记录，如申请号为200810159783.2的发明专利“基于FPGA的异步双FIFO的数据缓存方法”、申请号为200910079799.7的发明专利“基于FPGA实现的双向高速FIFO存储器”都是采用了双向FIFO作为存储介质，申请号为201010134925.7的发明专利“基于FPGA的高速存储与传输装置”采用了SATA硬盘作为存储介质，记录时间短。 

发明内容

本发明提供一种基于FPGA的高速ADC采样数据接收缓存方法和系统，所述方法和系统属于高速数据采集和存储领域，该方法和系统可以同时接收多路数据信号及伴随数据的时钟信号，实现数据的接收延时、降速、组合存储等功 能，实现了数据的循环存储和预触发。该方法采用FPGA内部的原语和IP核，具有速度快、控制简单、可重复配置等功能。 

本发明的技术解决方案如下： 

一种基于FPGA的高速ADC采样数据接收缓存方法，其特殊之处在于：包括以下步骤： 

1)差分数据信号的处理： 

1.1)数据接收单元U1_1对ADC输出的高速采样差分数据信号进行终端端接，实现数据信号的电平转换并输出串行数据信号； 

1.2)数据延时单元U1_2根据参考时钟信号对电平转换后的串行数据信号进行延时调节，保证多路串行数据信号在同一时刻跳变； 

1.3)数据降速单元U2对数据延时单元U1_2输出的每一路串行数据信号进行串并转换，并根据接收时钟信号及分频时钟信号对数据进行展宽降速；数据展宽的宽度为2-10，展宽宽度与数据组合存储单元U5中的数据存储宽度相关； 

2)系统时钟信号的产生： 

2.1)时钟接收延时单元U3对ADC输出的差分时钟信号进行终端端接(即阻抗匹配)，保证时钟信号完整性，并对终端端接后的时钟信号进行粗延时调节； 

2.2)时钟去抖动单元U4_1对输入的时钟信号进行抖动控制； 

2.3)时钟处理单元U4_2对抖动控制后的时钟信号进行精细延时、相位调整和频率合成后再分别送入数据接收延时单元、数据降速单元、数据组合存储单元及控制单元； 

送入数据接收延时单元U1的信号作为数据延时单(U1_2的参考时钟信号； 

送入数据降速单元U2的信号作为接收时钟信号及分频时钟信号，其中接收时钟信号为时钟正向信号和/或时钟反向信号； 

送入数据组合存储单元U5的时钟信号作为数据组合存储单元U5的写时钟信号和/或读时钟信号； 

送入控制单元U6的时钟信号作为写时钟信号和/或读时钟信号； 

3)数据的循环存储和顺序读出： 

数据组合存储单元U5根据时钟处理单元U4_2送入的写时钟信号对多路数据信号进行组合排列，恢复出实际的波形数据并存储， 

控制单元U6根据写时钟信号为数据组合存储单元U5产生写地址计数，通过写使能和写触发双控制数据组合存储单元U5，实现数据的循环存储和预触发记录；根据读时钟信号为数据组合存储单元U5产生读地址计数，通过读使能和读触发双控制数据组合存储单元U5，实现数据的顺序读出；并根据相应的接口读写时序控制，实现数据组合存储单元U5的读出数据和外部接口之间的通信；读时钟信号可以外部提供，也可以时钟处理单元产生。