[发明专利]一种积累型二极管

说明书

技术领域

本发明属于功率半导体器件技术领域，具体涉及到一种利用积累层与P柱共同控制导电沟道的沟槽型二极管。

背景技术

功率整流器通常应用于电力电子电路以控制电流方向，根据其导通特性及阻断能力，往往采取相应的器件来实现整流。用于高压领域时，传统PIN二极管的正向导通压降一般高于0.7V(通态电流密度为100A/cm²)，且开启电压较高，反向恢复时间较长。在低压领域，平面肖特基二极管在高温下漏电较大，功耗较高，且击穿电压一般在200V以下。

TMBS整流器最初于1993年由B.J.Baliga首次提出，如图1所示，该器件虽然有效改善了平面肖特基二极管的反向漏电和击穿电压两方面的问题，但肖特基结的高温可靠性不理想仍然是存在的一个问题，尤其在高温工作期间。

发明内容

本发明的目的，就是为了获得更低的导通压降和更高的可靠性，提出一种利用积累层与P柱共同控制导电沟道的沟槽型二极管。

本发明的技术方案：如图2所示，一种积累型二极管，包括N型半导体衬底7、位于N型半导体衬底7底部的阴极8、位于N型半导体衬底7上层的N型半导体漂移区6、位于N型半导体漂移区6上层的栅氧化层2和位于栅氧化层2上层的阳极1；所述栅氧化层2为沟槽型结构；其特征在于，在沟槽两侧的栅氧化层2之间设置有第一N型半导体掺杂区5、第一P型半导体掺杂区3和第二P型半导体掺杂区4；所述第一N型半导体掺杂区5位于沟槽的侧壁与栅氧化层2相连；所述第一P型半导体掺杂区3的底部与第二P型半导体掺杂区4的顶部相连组成P型柱区，P型柱区位于沟槽两侧的第一N型半导体掺杂区5之间，其中第一P型半导体掺杂区3的顶部与阳极1相连。

具体的，所述第一P型半导体掺杂区3为轻掺杂P型半导体区域。

具体的，所述P型柱区的深度小于沟槽的深度。

具体的，所述第一N型半导体掺杂区5和P型柱区均为多个，在每2个相邻的第一N型半导体掺杂区5之间设置有一个P型柱区。

本发明的有益效果为：本发明提供的一种积累层与P柱共同控制的沟槽型二极管，利用MOS和PN结结构，正向开启时由电子积累层导电，可在同样的电流密度下实现更低的正向压降；通过PN结耐压，器件在高温下的可靠性更好。本发明属于多数载流子器件，反向恢复时间短。

附图说明

图1是传统TMBS结构示意图及其沿肖特基接触处的纵向电场分布示意图；

图2是实施例1的结构示意图；

图3是实施例1的结构示意图及其内建电场示意图；

图4是实施例2的结构示意图；

图5是实施例3的结构示意图；

图6是实施例4的结构示意图；

图7是实施例1制造工艺中衬底结构示意图；

图8是实施例1制造工艺中外延N型漂移区后结构示意图；

图9是实施例1制造工艺中外延第一N型半导体掺杂区后结构示意图；

图10是实施例1制造工艺中离子注入第二P型半导体掺杂区后结构示意图；

图11是实施例1制造工艺中离子注入第一P型半导体掺杂区后结构示意图；

图12是实施例1制造工艺中场氧化、光刻沟槽窗口并刻蚀沟槽后结构示意图；

图13是实施例1制造工艺中生长栅氧化层后结构示意图；

图14是实施例1制造工艺中光刻并刻蚀覆盖在第一N型半导体掺杂区和第一P型半导体掺杂区上表面的氧化层后结构示意图；

图15是实施例1制造工艺中淀积金属及背面金属化后结构示意图；

具体实施方式

下面结合附图和实施例对本发明进行详细地描述。

本发明的二极管有阴极和阳极两个控制电极，没有栅电极结构。

实施例1

如图2所示，包括N型半导体衬底7、位于N型半导体衬底7底部的阴极8、位于N型半导体衬底7上层的N型半导体漂移区6、位于N型半导体漂移区6上层的栅氧化层2和位于栅氧化层2上层的阳极1；所述栅氧化层2为沟槽型结构；在沟槽中设置有第一N型半导体掺杂区5、第一P型半导体掺杂区3和第二P型半导体掺杂区4；所述第一N型半导体掺杂区5位于沟槽的侧壁与栅氧化层2相连；所述第一P型半导体掺杂区3的底部与第二P型半导体掺杂区4的顶部相连组成P型柱区，P型柱区位于沟槽两侧的第一N型半导体掺杂区5之间，其中第一P型半导体掺杂区3的顶部与阳极1相连。

本例的工作原理为：