[发明专利]一种基于FPGA的嵌入式处理器动态配置电路及方法

权利要求书

1.一种基于FPGA的嵌入式处理器动态配置电路，其特征在于：包括被配置的嵌入式处理器和与其配置管脚电平标准兼容的FPGA,嵌入式处理器的上电配置管脚、上电复位管脚、硬复位管脚、软复位管脚与FPGA的对应I/O管脚连接在一起；所述FPGA用于与上位机通讯连接以获取上位机的配置、控制信息，同时FPGA根据嵌入式处理器的配置要求产生相应复位状态的不同配置时序对嵌入式处理器进行配置。

2.根据权利要求1所述的基于FPGA的嵌入式处理器动态配置电路，其特征在于：所述FPGA与外接的平台Flash连接以加载用户配置程序。

3.根据权利要求1或2所述的基于FPGA的嵌入式处理器动态配置电路，其特征在于：所述FPGA通过RS232驱动芯片与上位机通讯连接。

4.一种基于FPGA的嵌入式处理器动态配置方法，其特征在于，包括如下步骤：

(1)嵌入式处理器上电初始，FPGA加载配置程序；

(2)若FPGA在设定时间内收到上位机的配置字消息，则更新默认的上电配置字，若没有收到，则采用默认的上电配置字；

(3)FPGA提取上电配置字，根据嵌入式处理器的配置要求产生相应复位状态的不同配置时序对嵌入式处理器进行配置。

5.根据权利要求4所述的基于FPGA的嵌入式处理器动态配置方法，其特征在于：配置时序完成后，FPGA将产生的配置字消息包发送给上位机，告知上位机当前的嵌入式处理器的上电配置字。

6.根据权利要求5所述的基于FPGA的嵌入式处理器动态配置方法，其特征在于：FPGA按周期查询并解析新的由上位机传送的数据包，如果数据包中有新的配置字消息，则FPGA按照新的配置字消息对嵌入式处理器进行重新配置。

7.根据权利要求4所述的基于FPGA的嵌入式处理器动态配置方法，其特征在于：FPGA产生符合嵌入式处理器的配置时序对嵌入式处理器进行配置的过程如下：

ⅰ、FPGA产生一个由低到高的信号A，并将其送给嵌入式处理器的上电复位管脚Prst；

ⅱ、将信号A分别延迟不同的系统时钟周期产生两个信号：信号B和信号C，并根据嵌入式处理器的要求，将信号B和信号C分别送给嵌入式处理器的硬复位管脚Hrst和软复位管脚Srst；

ⅲ、在信号A的上升沿到来时开始计数，计数到设定数值时将此计数值进行保存，当计数值在0到设定数值的计数范围之内时，配置程序将上电配置字的电平信息送给嵌入式处理器的配置管脚，当计数值超过计数范围后，上电配置字的配置管脚如果是复用的，则根据不同的复用功能来进行后续的使用，不再由FPGA驱动输出上电配置字的电平信号。

8.根据权利要求4～7任意一项所述的基于FPGA的嵌入式处理器动态配置方法，其特征在于：所述FPGA从外接的平台Flash加载配置程序。