[发明专利]一种适合DDR存储器的时域解卷积交织装置及方法

说明书

技术领域

本发明涉及数字信号处理领域，特别涉及一种适合DDR存储器的时域解卷积交织装置及方法。

背景技术

现有技术中，数字电视地面广播传输系统中的涉及时域符号的卷机交织，相应的在接收端需对符号进行解卷积交织处理。解卷积交织需要较大的存储空间，一种典型情况，交织宽度B＝52，交织深度M＝720，一个符号设需要24bit，则需要约3Mbit的存储空间。

大的存储空间可以采用外接专用RAM(Random-Access Memory，随机存取存储器)，这就增加的芯片成本。而芯片公用的DDR(Double Data Rate RAM双倍速率同步动态随机存储器)，存储空间很大，解卷积交织装置可以使用此公用DDR来缓存数据。

对于DDR而言，每次读、写操作都需要固定的准备时间和数据处理时间，而对同一bank内、同一行、不同列的连续读操作或者写操作，只需花费一次固定时间。即DDR对连续的不跨行读操作或写操作效率较高，对单个的读写操作效率较低。解卷积交织由于每个通道的延时不同，每次读、写数据的地址都不连续，会显著降低DDR的效率。

针对上述问题，本发明提供了一种适合DDR存储的解卷积交织方法，以复用DDR存储单元，节省片外RAM，并且提高DDR效率。

发明内容

鉴于现有技术中的问题，本发明的目的在于提供一种适合DDR存储的解卷积交织装置及方法，以提高DDR效率，节省片外RAM。

在第一方面，本发明提供一种适合DDR存储器的时域解卷积交织装置，所述装置包括第一双读写口RAM、第二双读写口RAM、一个深度为4的FIFO、第一逻辑控制电路和第二逻辑控制电路，所述第一双读写口RAM或者第二双读写口RAM的物理地址和逻辑地址的对应关系如图2所示，其中，第一逻辑控制电路负责将输入数据或输出数据与第一RAM或第二RAM之间进行交换，具体为：每输入一个有效数据，将该数据缓存到第一RAM或第二RAM的一个逻辑地址中，同时从FIFO中读取一个数据作为输出，并在两个时钟周期后，将上述逻辑地址缓存的数据送入FIFO中；对应于输入的有效数据的逻辑地址存储顺序为：ROW依次加1，从0至51之间变化，并且ROW每增加到51时，COL依次加1，从0至m之间变化，m为自然数，m可根据数据宽度及DDR接口的数据位宽来进行设置；第二逻辑控制电路负责第一RAM或第二RAM与DDR接口之间进行数据交换，其中，在DDR中为通道0至通道50各自分配连续的物理地址空间；当所述第一逻辑控制电路每更新第一RAM或第二RAM内的一组数据时，第二逻辑控制电路将该组数据放入DDR相应物理地址空间中，并读取下一组数据放入对应的第一RAM或第二RAM；所述的第一RAM或第二RAM中数据的逻辑地址读写顺序为：COL依次加1，从0至m之间变化，COL每增加到m时ROW依次加1，COL从0至51之间变化；每次连续读、写一行，可以读一行、写一行交替进行，也可以读完所有行之后再进行写操作。这里的“可以”可以理解成：能够。

优选地，DDR物理地址分配中已预先保证每一行在DDR中对应连续的物理存储地址，从而可以连续读、写DDR。即：DDR物理地址分配中已预先保证第一RAM或第二RAM每一行数据的存储地址，从而可以连续读、写DDR。

优选地，所述第一RAM或第二RAM在写入新值的下一周期，输出旧值。

优选地，所述第一RAM或第二RAM在写入新值的下一周期，输出所述新值。

优选地，所述的第一RAM或第二RAM在写入新值的下一周期，输出所述新值是通过以下步骤实现：使用同步2分频时钟，外部每次写操作，内部先读取并缓存旧值，再写入新值，同时输出缓存，以使得外部实现写新值、读旧值。