[发明专利]一种基于变长-变长的动态字典编码压缩方法

说明书

技术领域

本发明涉及编码技术，尤其涉及的是一种基于变长-变长的动态字典编码压缩方法。

背景技术

根据摩尔定律，集成在一块半导体芯片上的晶体管数量约每18至24个月翻一番。SoC的集成度越来越高，使得芯片体积越来越小，制造成本不断降低，系统的性能大大提高。但是，另一方面却给芯片的测试带来很多的问题。主要有以下几个方面：

1)芯片中晶体管的数目成指数倍增长，IC的集成度越来越高，使得测试复杂度越来越高；2)电路中的连线和晶体管数目巨大，且制作工艺十分复杂，使得电路中可能产生的故障数目大且种类繁多，再加上电路外部端口数有限，因而使得测试生成越来越困难；3)电路中最长的扫描链的长度和大量的测试数据将会导致测试应用时间长；4)测试功耗增加会引起很多问题，比如IC的可靠性降低，产品的成本增加，性能验证更加困难，移动设备的便携性降低，严重时甚至可能烧毁芯片；5)测试数据量非常巨大，自动测试设备(Automatic Test Equipment，ATE)测试仪的时钟频、引脚、存储容量都有限，使得ATE测试费用昂贵；6)当IP核嵌入到电路中后，受芯片封装引脚数的限制，电路中芯核的输入输出端口通常不能直接和电路引脚相连，使得测试访问越来越困难。

测试数据压缩技术能有效地减少测试数据量，一方面可以降低测试功耗，另一方面可以减少测试引脚数目，缩短测试应用时间，节约ATE测试成本。它将预先计算的测试数据，经过压缩后存储在ATE中，然后移入芯片，利用片上解压器进行解压，还原成原始测试数据。目前，测试数据压缩技术主要分为两大类：内建自测试(Built-In Self-Test,BIST)和外建自测试(Built-Out Self-Test,BOST)。

内建自测试，在电路内部建立测试生成、施加、分析和测试控制结构，使得电路能够测试自身。内建自测试电路一般包括：测试生成电路(激励)、数据压缩电路、比较分析电路、理想结构存储电路(ROM)和测试控制电路。内建自测试克服了传统测试方法的缺点，如：测试生成过程长、测试施加时间长、测试成本高、测试复杂度高，广泛用于集成电路可测试性设计中。虽然BIST硬件开销低，但是伪随机测试序列的生成需要耗费大量的测试时间；另外实现BIST需要CUT自身支持BIST技术，但目前很多CUT并不支持BIST，对这些芯片采用BIST会导致测试成本高而且测试复杂。

外建自测试，将测试向量移到离线的ATE上，通过数据压缩来减少存储体积和测试时间，再利用芯片上的解压器对压缩后的数据进行还原。主要分为测试集紧缩(Test Set Compaction，TSC)和测试数据压缩(Test Data Compression，TDC)两类。

测试集紧缩，利用测试立方中含有大量无关位的特点对测试立方进行紧缩。优点在于不需增加额外的硬件开销，缺点在于其非模型故障的覆盖率受到影响。

测试数据压缩，将无损压缩的测试数据存入ATE，再利用芯片上的解压结构还原成原始数据。常见的编码方案有统计码、Huffman编码、9C编码、Golomb码、FDR码、交替连续长度码、Variable_Tail码、变游程码、PTIDR码、混合定变长码等。

编码压缩技术采用的是无损压缩，不影响故障覆盖率；解压结构独立于被测电路，可以有效地保护IP核的知识产权；特别适用于不支持BIST的CUT，应用性更广泛。

编码压缩技术将测试集划分成具有特定规律的序列，采用某种方式编码产生新的代码字进行替代。根据原始序列和用来替代的代码字的长度规律，编码方法可以分为四类：第一类是定长-定长的编码方法，常见的有字典编码；第二类是定长-变长的编码方法，常见的有Huffman编码、9C编码；第三类是变长-定长的编码方法，常见的有游程编码；第四类是变长-变长的编码方法，常见的有Golomb码、FDR码、EFDR码、交替连续编码等。其中，压缩方法最简单的是第一类，但是压缩效率最低；压缩效率较高的是第四类，但硬件开销比较大。第二类和第三类在压缩方法、压缩效率和硬件开销等方面处于第一类和第四类之间。

基于字典的编码方法就是用测试数据中的数据块建立字典，以某种方式记录其索引，编码时使用索引来代替对应的数据块，解码时使用索引在字典中查找对应数据块。然而，该编码方法中字典的生成依赖于测试数据，预处理过程复杂；且解码时需要耗费额外的存储空间来存放字典。

发明内容

本发明的目的在于克服现有技术的不足，提供了一种基于变长-变长的动态字典编码压缩方法，将测试集的存储转换为最简分数的存储。