[发明专利]基于CMOS工艺的QC-BC12电路

说明书

技术领域 本发明涉及一种将四值时钟(Quaternary Clock，QC)转换为二值时钟(Binary Clock，BC)的CMOS电路。

背景技术 数字电路系统包含时钟子系统，而时钟子系统又分为时钟分布网络和触发器两部分^[1]。现有技术的时钟子系统为二值时钟子系统。而多值信号具有信息量大的特点^[2-6]，例如，四值时钟信号QC在一个周期内有六次跳变(边沿)^[6]，而传统的二值时钟BC在一个周期内只有两次跳变。由于前者在一个周期内的边沿数是后者的三倍，所以数字电路使用四值时钟有利于降低系统功耗^[6]。另外，四值信号等多值信号比二值信号更适合与下一代多值的新型纳米电子器件设计数字电路系统^[6，7]。例如，2012年首次报道的新型场效应管QDG-QDCFET^[8]由于具有四个工作状态而更适合用于设计和实现四值逻辑电路^[7]。因此，四值时钟也将更适合与多值的纳米电子器件设计数字电路系统。基于四值时钟的优点，目前已经有文献[4-6]对四值时钟进行了一定的应用研究。在研究四值时钟应用的过程中，出现了以下两个问题：一、与二值时钟的兼容问题；二、如何高效地识别和利用四值时钟，使四值时钟的应用电路尽可能简单的问题。目前，现有数字电路中的锁存器、触发器等时序部件几乎都是基于二值时钟而设计的，而非四值时钟。这样会出现使用四值时钟的数字系统与使用二值时钟的数字系统在进行同步数据交换时两者时钟信号不兼容的问题。解决该问题的难点在于：四值时钟的六次边沿既要得到充分利用，又要能驱动使用二值时钟的数字系统进行工作。不解决该问题，四值时钟就难以得到深入而广泛的应用，其低功耗等优势也难以显现。另外，由于四值时钟有四个电平值和六种跳变沿，所以检测和识别四值时钟要难于传统的二值时钟。如何使四值时钟易于识别和使用，使其识别和应用电路尽可能简单，是四值时钟应用的第二个问题。

参考文献：

[1]Kim C.，Kang S.M.，A low-swing clock double-edge triggered flip-flop[J].IEEE Journal of Solid-State Circuits，2002，37(5)：648-652.

[2]Wu X.，Prosser F.Design of ternary CMOS circuits based on transmission function theory[J]，International Journal of Electronics，1988，65(5)：891-905.

[3]Prosser F.，Wu X.，Chen X.，CMOS Ternary Flip-Flops & Their Applications[J].IEE Proceedings on Computer & Digital Techniques，1988，135(5)：266-272.

[4]夏银水，吴训威，多值时钟与并列式多拍多值触发器[J]，电子学报，1997，25(8)：52-54.

[5]Xia Y.S.，Wang L.Y.，Almaini A.E.A.，A Novel Multiple-Valued CMOS Flip-Flop Employing Multiple-Valued Clock[J]，Journal of Computer Science and Technology，2005，20(2)：237-242.

[6]Lang Y.-F.，Shen J.-Z.，A general structure of all-edges-triggered flip-flop based on multivalued clock[J]，International Journal of Electronics，2013，100(12)：

1637-1645.

[7]Supriya Karmakar，Design of quaternary logic circuit using quantum dot gate-quantum dot channel FET (QDG-QDCFET) [J]，International Journal of Electronics，2014，101(10)：1427-1442.