[发明专利]嵌入式锗硅外延位错缺陷的改善方法

说明书

技术领域

本发明涉及嵌入式锗硅外延的制备技术领域，具体来说，本发明涉及一种嵌 入式锗硅外延位错缺陷的改善方法。

背景技术

众所周知，CMOS电路的性能在很大程度上受PMOS晶体管的制约。因此， 任何技术如果能够把PMOS的性能提高到NMOS的水平都被认为是有利的。在 90nm的PMOS中，英特尔(Intel)的工程师将器件的源、漏刻蚀去除，然后重新 淀积锗硅(SiGe)层，这样源和漏就会对沟道产生一个压缩应力，从而提高PMOS 的传输特性。

图1为现有技术中的一种锗硅源/漏植入致应变技术的PMOS结构。如图1所 示，锗硅源/漏植入致应变技术是将锗硅镶嵌到源/漏区，从而在沟道处产生压应力， 提高PMOS晶体管的载流子迁移率，而载流子迁移率的提高可导致高的驱动电流， 提高晶体管性能。

在硅(Si)衬底上生长锗硅薄膜，生长应变层的工艺即外延工艺过程。通常如 果界面浓度差异过大或者沟槽表面存在缺陷，则锗硅将不能形成很好的单晶结构， 薄膜中积累的应变会引起晶面滑移，使界面原子排列错位，应变急剧释放，在薄膜 中产生大量缺陷，导致应变弛豫(请对比图2-A和图2-B所示)。

现有的锗硅外延工艺流程主要包括：外延前进行湿法清洗；腔体腐蚀和覆膜； 外延生长前的氢气烘烤；锗硅沉积。外延生长后，会在界面产生缺陷源，严重的缺 陷可能延续到锗硅的生长表面。在使用现有的锗硅选择性外延的工艺流程中，使用 透射电镜扫描，发现100％都有锗硅外延的位错缺陷。

因此，本领域中亟需一种新的锗硅选择性外延工艺，克服现有技术中存在的 缺陷。

发明内容

本发明所要解决的技术问题是提供一种嵌入式锗硅外延位错缺陷的改善方 法，能够减少在嵌入式锗硅外延的生长过程中由于界面缺陷源导致的位错缺陷，以 提高锗硅的应力，改善PMOS晶体管的电性。

为解决上述技术问题，本发明提供一种嵌入式锗硅外延位错缺陷的改善方法， 包括在所述锗硅外延的反应过程中，在锗硅薄膜生长的一定厚度范围内，先适当降 低锗浓度，再逐步提高所述锗浓度，形成一线性浓度梯度，直至超过平均锗浓度， 最后保持所述锗浓度恒定而完成生长。

可选地，所述锗硅薄膜生长的一定厚度范围是指20～100纳米。

可选地，所述锗硅薄膜生长的一定厚度范围是根据Matthews-Blakeslee理论曲 线值而设定的。

可选地，从所述锗硅薄膜开始生长至所述锗浓度开始保持恒定的时间范围为0 ～5分钟。

可选地，硅衬底上待外延的沟槽的深度为40～80纳米。

可选地，所述改善方法适用于45纳米、40纳米、32纳米、28纳米、22纳米 或其以下技术节点。

与现有技术相比，本发明具有以下优点：

本发明通过优化选择性锗硅外延的工艺中锗浓度的分布，形成一线性浓度梯 度，提高了临界厚度，达到减少选择性外延位错缺陷的目的。

传统的嵌入式锗硅外延的生长方式是由硅衬底上直接生长高浓度的锗硅薄膜 层，但锗浓度的直接变化却容易导致晶格失配，进而诱发锗硅薄膜产生位错缺陷； 与之相比，本发明减少了在嵌入式锗硅外延的生长过程中由于锗浓度的直接变化而 诱发的锗硅薄膜的位错缺陷的发生，又保证了总的平均锗浓度，提高了锗硅的应力， 也提高了载流子的迁移率，改善了PMOS晶体管的电性。

在应用了改进后的嵌入式锗硅选择性外延工艺流程后，同样使用透射电镜扫 描，发现锗硅外延界面产生的缺陷已为零。

附图说明

本发明的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例 的描述而变得更加明显，其中：

图1为现有技术中的一种锗硅源/漏植入致应变技术的PMOS结构；

图2-A、图2-B分别为现有技术中锗硅薄膜的晶格完好无位错缺陷与晶格失配 形成位错缺陷的示意图；

图3为本发明一个实施例的嵌入式锗硅外延位错缺陷的改善方法中锗硅薄膜 所根据的Matthews-Blakeslee理论曲线示意图；

图4为本发明一个实施例的嵌入式锗硅外延位错缺陷的改善方法实施时的锗 浓度变化的曲线示意图；

图5为本发明一个实施例的嵌入式锗硅外延位错缺陷的改善方法实施之后的 工艺结果实拍图(透射电镜扫描)；