[发明专利]合金铜包钢方形线无效

专利信息
申请号: 201410657079.5 申请日: 2014-11-17
公开(公告)号: CN104332216A 公开(公告)日: 2015-02-04
发明(设计)人: 邹黎清 申请(专利权)人: 苏州科茂电子材料科技有限公司
主分类号: H01B5/02 分类号: H01B5/02;H01B1/02
代理公司: 北京瑞思知识产权代理事务所(普通合伙) 11341 代理人: 袁红红
地址: 215000 *** 国省代码: 江苏;32
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摘要:
搜索关键词: 合金 包钢 方形
【说明书】:

技术领域

本发明涉及电子元器件引线领域,特别是涉及一种合金铜包钢方形线。

背景技术

合金铜包钢线中钢芯起到支撑作用,合金铜则起到传导弱电信号的作用,因此既有钢的强度和韧性又有合金铜的导电性能、可焊性、耐腐蚀性、高频性、尤其是在高频下,由于趋肤效应随着频率的增加而增大,因此合金铜包钢线的导电性能可与同截面积的铜线相同,具有比重轻、节铜材、造价低等优点,是传统铜线的换代产品。它利用低压高频信号的趋肤效应,在高频区沿表面行走,所以只要合金铜层厚度达到一定范围,某个频率段的信号就能被确保传递。

在合金铜包钢母线的基础上,仍可以进行不同类别的深加工,包括镀锡,镀银,上漆,以及束丝,成缆,制钉,或者光亮退火编织等。

使用镀锡合金铜包钢线替代传统的纯铜线作为电子元器件引线,将使电子元器件生产厂家的制造成本大幅下降,使制造厂商在产品的市场份额以及产品的价格上更具竞争优势。

发明内容

本发明主要解决的技术问题是提供一种合金铜包钢方形线,线材表面光滑,抗氧化能力强,可焊性好,抗拉强度高,导电率高,线材能达到环保要求,并且节约了大量铜材,降低了电子元器件引线成本。

为解决上述技术问题,本发明采用的一个技术方案是:提供一种合金铜包钢方形线,包括钢芯、合金铜层和镀锡层,所述钢芯为长方体状的单芯体,所述钢芯选用的材料为碳含量低于0.02%的低碳钢,所述合金铜层均匀包覆在钢芯外,厚度为10-15μm,所述合金铜层选用的合金铜的成分及质量百分比为镍1%、硅0.6%、锌0.5%,其余为铜97.85%和不可避免的杂质0.05% ,所述镀锡层电镀包覆在所述合金铜层外,厚度为3-6μm,所述镀锡层选用100%纯锡。

在本发明一个较佳实施例中,所述合金铜层的截面呈长方形状。

在本发明一个较佳实施例中,所述镀锡层的截面呈长方形状。

本发明的有益效果是:采用碳含量低于0.02%的低碳钢做长方体单芯,包覆厚度为10-15μm的合金铜,最后电镀包覆厚度为3-6μm的纯锡层,使该线材具有低碳钢的强度和韧性又有合金铜的导电性能,以及纯锡的可焊性、耐腐蚀性和抗氧化性,该线材能达到环保要求,并且节约了大量铜材,降低了电子元器件引线成本。

附图说明

图1是本发明合金铜包钢方形线一较佳实施例的结构示意图;

附图中各部件的标记如下:1、钢芯,2、合金铜层,3、镀锡层。

具体实施方式

下面结合附图对本发明的较佳实施例进行详细阐述,以使本发明的优点和特征能更易于被本领域技术人员理解,从而对本发明的保护范围做出更为清楚明确的界定。

请参阅图1,本发明实施例包括:

一种合金铜包钢方形线,包括钢芯1、合金铜层2和镀锡层3,所述钢芯1为长方体状的单芯体,所述钢芯1选用的材料为碳含量低于0.02%的低碳钢,所述合金铜层2均匀包覆在钢芯1外,厚度为10-15μm,所述合金铜层2选用的合金铜的成分及质量百分比为镍1%、硅0.6%、锌0.5%,其余为铜97.85%和不可避免的杂质0.05% ,所述镀锡层3电镀包覆在所述合金铜层2外,厚度为3-6μm,所述镀锡层3选用100%纯锡。

其中,所述合金铜层2的截面呈长方形状。

所述镀锡层3的截面呈长方形状。

该线材的抗拉强度为650-750N,导电率为27-33%,

在170℃±2℃焗炉中放置2±0.5小时后,目视无明显锡瘤或熔锡现象。

本发明揭示了一种合金铜包钢方形线,采用碳含量低于0.02%的低碳钢做长方体单芯,包覆厚度为10-15μm的合金铜,最后电镀包覆厚度为3-6μm的纯锡层,使该线材具有低碳钢的强度和韧性又有合金铜的导电性能,以及纯锡的可焊性、耐腐蚀性和抗氧化性,该线材能达到环保要求,并且节约了大量铜材,降低了电子元器件引线成本。

以上所述仅为本发明的实施例,并非因此限制本发明的专利范围,凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换,或直接或间接运用在其他相关的技术领域,均同理包括在本发明的专利保护范围内。

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