[发明专利]用于开关电源数字控制器的数字脉冲宽度调制装置

说明书

技术领域

本发明涉及开关电源数字控制器电路结构设计领域，特别涉及一种用于开关电源数字控制器的数字脉冲宽度调制装置。

背景技术

随着集成电路工艺水平的不断提高，电源管理处理器模拟控制器的性能不能相应提高，这成为制约电池续航时间的一大瓶颈。而针对低功耗开关电源(SMPS)的数字控制器，其芯片面积和功耗可以随集成电路工艺水平的提高而减小，使得数字控制器的优势显现。此外，与模拟控制器相比，数字控制器允许实现一些模拟控制器无法实现的复杂控制算法，例如，数字域的非线性算法可加速电源转换器应对扰动的收敛速度，功耗管理总线协议可分别实现本地和系统集成、实施效率监控和重要参数自动调谐。不仅如此，数字控制器具有很多明显优势，例如，数字控制器对工艺、电压、温度的变化不敏感，数字控制的代码可复用，很容易移植到更先进工艺下进行生产，可加速产品上市时间。

但是，面向开关电源数字控制器的市场化仍然受到现有器件性能和技术的制约，不能很好地与模拟控制器抗衡。其中的一个主要制约因素就是无法有效地提高数字脉冲宽度调制器(DPWM)的分辨率，并保持合理的功耗。在高频低功耗SMPS中，数字控制器可以改善系统输出性能，但是基本DPWM使得系统运行功耗大大增加，抵消了数字控制器的优势。

为提高DPWM的分辨率，改善开关电源数字控制器的性能，国外已有若干技术来解决此问题，可分为以下三类：基于延迟单元的方法、基于抖动的方法和硬件协助的方法。

基于CMOS反相器的可控延迟单元可以产生小于参考时钟周期的间隔。此间隔可以用来提高DPWM的分辨率。Dancy等人首先将延迟单元引入PWM的设计中。基于此设计，之后又有若干改进方法。例如，混合DPWM，分段延迟线DPWM，差分振荡环DPWM等。基于延迟单元的DPWM功耗很低，但受工艺-电压-温度变化影响较大，而且高分辨率DPWM不能保证很好的线性度并且占用芯片面积较大。

基于片外硬件资源，诸如可编程逻辑门阵列(FPGA)中的数字时钟管理模块，或者锁相环(PLL)，可实现时钟频率的倍增。利用FPGA中的时钟管理模块，尤其是先进的相位偏移技术，可以产生频率很高的时钟。此方法适用于PCB板级设计者，并不能兼容片上电源。Qiu等人提出一种利用两个锁定频率相近的PLL产生高频振荡的方法，即所谓双边沿调制法。此方法利用振荡频率为100MHz和101MHz的两个PLL进行比较，进而综合成频率为10100MHz的时钟。但是，设计具有如此相近锁定频率的PLL本身就很具有挑战。此PLL的实现必须借助于额外的校正电路，且需要保证很高的生产一致性。

基于抖动的方法本质上是一种多周期平均以产生等效高分辨率的算法。此种多周期的平均效果在开关电源的滤波器级实现。查找表(LUT)和Δ-Σ是抖动方法的两个主要实现方式。Peterchev等人提出了一种基于查找表(LUT)的纹波优化DPWM，并给出了纹波值预测方法。基于LUT的方法很容易数字集成，并可以嵌入到控制算法中一并综合到指定集成电路工艺下。但是，基于抖动的方法对某些特定输入跟踪缓慢，会对闭环运行造成收敛慢、不稳定等潜在的风险。

综上所述，现有技术均能够保证在硬件可行的前提下提高DPWM的有效分辨率，但各自均有性能或者实现方面的局限性。提出一种能够完美兼容全数字PwrSoC以及片内电源解决方案要求的DPWM，已经成为数字电源设计的一个亟待解决的问题。

发明内容

本发明旨在提供一种用于开关电源数字控制器的数字脉冲宽度调制装置，能在保持系统具有低功耗的同时保持高分辨率。

本发明提供了一种用于开关电源数字控制器的数字脉冲宽度调制装置，包括：

第一级截位单元，用于对输入的n位数字信号进行第一次截位，将输入的n位数字信号量化为m₁位的第一级截位信号，其中m₁小于n；

第一滤波单元，用于对第一级截位信号进行滤波，产生第一级输出信号；

第二级截位单元，用于对经第一级截位单元处理后剩余的n-m₁位余量信号进行第二次截位，并将该剩余的n-m₁位余量信号量化为m₂位的第二级截位信号，其中m₂小于n-m₁；

第二滤波单元，用于对第二级截位信号进行滤波，产生第二级输出信号；

并置运算器，用于将第一、第二级输出信号按照高位和低位并置的方法加和成为噪声整形的并置输出；