[发明专利]一种基于查找表可观性度量的选择性三模冗余方法

说明书

技术领域

本发明涉及数字系统容错技术领域，特别涉及FPGA三模冗余技术中的硬件开销减少方法。

技术背景

SRAM型FPGA由于其低成本、良好的重配置性和较短的开发周期这些特性在嵌入式领域，尤其是航空航天嵌入式领域受到了广泛的应用。由于FPGA中的逻辑电路全是由动态加载到SRAM中的查找表存储单元中存储的比特位实现的，所以在空间辐射环境中工作极易于受单粒子翻转(Single Event Upset，SEU)的影响。SEU是由空间辐射的带电粒子投射到集成电路的敏感区域引起的，带电粒子一般不会损坏硬件电路本身，但通常会导致FPGA的存储单元逻辑值改变(例如FPGA连线和查找表存储单元中存储的比特位)，进而导致电路功能改变或者结果错误甚至系统崩溃。

随着集成电路技术的发展，芯片尺寸越来越小，工艺精度也越来越高，电路内部信号越来越容易受到外部的干扰。不仅在空间技术领域，普通场景下的一些应用也都对电路的抗SEU能力提出了要求，因此容错能力在各个领域已经成为系统性能的一个重要指标。传统的容错技术多采用三模冗余的方法，它是目前使用最广泛的电路加固技术，即对三个相同的电路进行集成，然后对它们运行的结果用投票的方式进行表决，保证即使有一个电路出现错误,也不会影响结果的正确性。

如图1a所示，冗余前电路有三个模块M1、M2、M3组成，一旦其中任何一个模块受到SEU破坏，都会导致最终输出错误的结果。经过三模冗余之后，其结果如图1b所示，电路复制了相同的两份，其中任意一个模块受损，都只会影响一路的输出，表决器根据‘少数服从多数’的原则，仍然会输出正确结果。这种方式能够极大的增强单粒子翻转影响下电路的可靠性，然而三模冗余最大的缺点便是过多的额外硬件开销，其通常是原始电路硬件规模的200％。

发明内容

为了增强SRAM型FPGA抗SEU破坏的能力，提出了一种基于查找表可观性度量的选择性三模冗余方法，本方法能够以较低的硬件开销，使得电路的抗SEU能力达到接近全三模冗余的效果。

本发明的一种基于查找表可观性度量的选择性三模冗余方法，包括步骤如下：

步骤S1：使用FPGA综合工具将待冗余电路映射成为k输入查找表的网表格式，作为待冗余的原始电路；

步骤S2：根据输入逐级计算电路中所有节点为1的概率值，直到原始电路的输出端；

步骤S3：根据节点为1的概率值和查找表存储单元中存储的比特位，从原始电路的输出端开始，逐级计算电路中所有查找表的可观性，直到原始电路的输入端；

步骤S4：根据查找表的可观性计算冗余后电路的抗SEU能力、结合相比全三模冗余所节省的硬件开销比例，将所有查找表归为SEU敏感和SEU不敏感两类；

步骤S5：选择SEU敏感的查找表做三模冗余，构建三模冗余电路。

优选的，查找表的可观性可设定为查找表因SEU故障导致其本身的输出变化能够在电路的输出端观测到的概率。

优选的，在步骤S4中构建评估函数，计算评估函数的值，并依据该值选择最优冗余比例，再结合可观性大小将查找表降序排列，依据排序将所有查找表归为SEU敏感和SEU不敏感两类；所述的评估函数为：

Evaluate(Rate)＝SEU_immunity(Rate)^α*S(Rate)^β

其中，S(Rate)为相比全三模冗余所节省的硬件开销比例，SEU_immunity(Rate)为冗余后电路的抗SEU能力，α、β是加权因子。

优选的，步骤S5中如果SEU敏感的查找表所连接的下一级查找表是SEU不敏感的，则SEU敏感的查找表做三模冗余，形成冗余查找表后，要在冗余查找表和下一级SEU不敏感的查找表之间插入表决器。

优选的，所述表决器采用FPGA中的三态缓冲器。

优选的，该方法还包括对构建的三模冗余电路评估的步骤：通过线性反馈移位寄存器生成一个随机变量作为电路的输入向量A；得到向量A为输入的无故障电路输出向量Vector；随机选取一个查找表存储单元中存储的比特位，将该查找表存储单元中存储的比特位的逻辑值翻转，形成故障电路；得到向量A为输入的故障电路输出向量Vector_f；分析Vector_f是否与Vector一致；重复上述步骤并统计Vector_f是否与Vector一致的次数；进而评估所构建的三模冗余电路评估抗SEU能力。

优选的，评估抗SEU能力所用的公式为