[发明专利]一种数字存储与转发式干扰系统

权利要求书

1.一种数字存储与转发式干扰系统，包括数模转换输出口(1)、低功率中频雷达波输入口(7)、接插件(8)、第一模数转换器(16)、FPGA模块(17)、数字频率合成器(18)、数模转换器(19)、时钟芯片(20)、存储器(21)、单片机(22)及第二模数转换器(23)，其特征在于，还包括多普勒倍频基准输出口(2)、频综输入口(3)、基准频率输入口(4)、外部雷达波包络输入口(5)、饱和功率中频雷达波输入口(6)及DLVA模数转换器(25)；

所述饱和功率中频雷达波输入口(6)与第一模数转换器(16)连接，所述低功率中频雷达波输入口(7)与第二模数转换器(23)连接，所述第一模数转换器(16)和第二模数转换器(23)分别与PFGA模块(17)连接；

所述外部雷达波包络输入口(5)与DLVA模数转换器(25)连接，DLVA模数转换器(25)的输出端通过CMOS电平转换器件与FPGA模块(17)连接；

所述单片机(22)分别与FPGA模块(17)、时钟芯片(20)、第二模数转换器(23)连接，所述单片机(22)通过RS422接口与所述接插件(8)连接；

所述FPGA模块(17)通过SPI接口与数字频率合成器(18)连接，用于控制数字频率合成器(18)实时产生多普勒倍频基准；所述FPGA模块(17)的通用输出接口与接插件(8)连接用于输出外部功率控制信号；所述数模转换器(19)与FPGA模块(17)通过LVDS信号通信，所述频综输入口(3)与时钟芯片(20)连接，所述基准频率输入口(4)与数字频率合成器(18)连接，所述数字频率合成器(18)的输出端与多普勒倍频基准输出口(2)连接，所述数模转换器(19)的输出端与数模转换输出口(1)连接；

所述时钟芯片(20)分别向第一模数转换器(16)、数模转换器(19)、第二模数转换器(23)及DLVA模数转换器(25)提供时钟节拍；整个系统电源由母板通过接插件(8)提供；存储器(21)与FPGA模块(17)连接。

2.根据权利要求1所述的数字存储与转发式干扰系统，其特征在于，所述数模转换器19输出端通过锁延迟环(DLL)与FPGA模块17连接以确保FPGA模块17与数模转换器19的数据时钟节拍对齐。

3.根据权利要求1所述的数字存储与转发式干扰系统，其特征在于，所述FPGA模块(17)包括数据转换单元(14、15)、多路复用选择器(9、13)、入口FIFO单元(10)、门限判定单元(26)、主存储FIFO单元(11)、出口FIFO单元(12)、欺骗单元(27)、SPI接口(28)以及隔离FIFO单元(29)，所述FPGA模块(17)分别工作于侦查模式和欺骗模式的具体过程如下：

A.侦查模式：多路复用器(9)放行与第一模数转换器(16)连接的数据转换单元的数据，并将转换后的数据存储至存储器(21)中，同时屏蔽与外部第二模数转换器(23)相连的数据转换单元(14)的数据；

B.欺骗模式：数据转换单元(14)将外部的第二模数转换器(23)的采样数据传输给多路复用器(9)，多路复用器(9)放行与第二模数转换器(23)相连的数据转换单元(14)的数据，并屏蔽与第一模数转换器(16)连接的数据转换单元的数据；

所述的外部DLVA模数转换器(25)对雷达波包络信号进行采样后，将采样数据输出给FPGA模块(17)中的门限判定单元(26)以判断脉冲是否到来；若输入数据超过预设门限，则认为脉冲到来，门限判定单元(26)将输出DLVA信号给入口FIFO单元(10)；

入口FIFO单元(10)接收到DLVA信号后放行多路复用器(9)的信号至主存储FIFO单元(11)，此时主存储FIFO单元(11)改变其向出口FIFO单元(12)释放的empty信号的状态，表明开始存储数据；

出口FIFO单元(12)检测到主存储FIFO单元(11)释放的empty信号状态改变后，启动其内部的计时器开始计时；当计时器达到欺骗单元(27)对其配置的门限时，出口FIFO单元(12)开始读取主存储FIFO单元(11)的数据并传输至数据转换单元(15)进行并串转换；所述欺骗单元(27)对出口FIFO单元(12)的控制信号由外部的单片机(22)收到飞控指令后通过SPI接口(28)传输产生；

隔离FIFO单元(29)收到数据转换单元(15)的数据后，将该数据按照多路复用器(13)提供的时钟放行给多路复用器(13)，多路复用器(13)将输入的数据传输至外部数模转换器(19)并经由数模转换输出口(1)输出欺骗信号，该欺骗信号通过全转发或者测周转发模式可达到距离欺骗的功能。