[发明专利]实现两路电视节目独立解扰和控制TS流分配输出的解码器

说明书

技术领域

本发明涉及一种解码器，具体涉及一种实现两路电视节目独立解扰和控制TS流分配输出的解码器。

背景技术

FIFO是First Input First Output的缩写，先入先出队列，这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。当前数字电视节目大多采用加扰传输，需要解扰后才能播出或输出解扰TS清流到下级设备。数字电视前端系统设备属于工程类应用，一般采用PCMCIA CAM卡，一般将PCMCIA CAM卡称为PCMCIA CAM大卡。解扰加扰的卫星、有线或地面数字电视节目后通过ASI接口输出。现有市场上专业解码器一般都支持2张PCMCIA大卡解扰，但2张PCMCIA大卡只能解扰单频点的多套节目，而不能真正实现2张PCMCIA大卡独立解扰两路加扰数字电视节目输出。专业解码器一般采用ASI接口输出，ASI接口属于专业级应用接口，如采用专业的接口芯片实现ASI接口输出功能，芯片价格昂贵，并且TS流输出不灵活。

发明内容

本发明克服了现有技术的不足，提供一种实现两路电视节目独立解扰和控制TS流分配输出的解码器。本发明使用FPGA芯片与节目解扰模块可真正实现2张PCMCIA大卡独立解扰两路数字电视节目输出，并使用FPGA芯片内部逻辑单元实现TS流的灵活分配输出与TS流到专业ASI接口的数据转换。

为解决上述的技术问题，本发明采用以下技术方案：

一种实现两路电视节目独立解扰和控制TS流分配输出的解码器，它包括用于完成原始加密TS流与解扰TS流的处理和分配的FPGA模块；还包括：与所述FPGA模块连接，用于完成两路独立频点的数字电视节目接收及输出原始TS流的信号接收模块；

与所述FPGA模块连接，用于完成系统控制、音视频解码播放的主芯片模块；

与所述FPGA模块连接，用于配合两张PCMCIA CAM卡实现两路电视节目TS流解扰和输出解扰后的TS流的节目解扰模块；

与所述FPGA模块连接，用于完成并行TS流到ASI接口的转换输出的ASI输出模块；

以及与所述主芯片模块连接，用于实现解扰与解码后的电视节目输出的音视频输出模块。

更进一步的技术方案是节目解扰模块包括TS流转PCMCIA接口转换芯片与两张PCMCIA CAM卡；所述TS流转PCMCIA接口转换芯片与所述FPGA模块连接；所述PCMCIA CAM卡与所述TS流转PCMCIA接口转换芯片连接。

更进一步的技术方案是FPGA模块与所述主芯片模块通过I²C接口连接。

更进一步的技术方案是FPGA模块包括TS流分配模块、TS流接收模块、TS流同步模块、四个FIFO模块、ASI输出模块；所述TS流分配模块输出端接两个FIFO模块输入端，所述两个FIFO模块输出端通过解扰通道接CIMAX+模块输入端，所述CIMAX+模块输出端通过解扰通道接TS流接收模块输入端，所述TS流接收模块输出端接TS流同步模块输入端，所述TS流同步模块输出端接另两个FIFO模块输入端，所述另两个FIFO模块输出端接TS流分配模块。

与现有技术相比，本发明的有益效果是：本发明实现两路电视节目独立解扰和控制TS流分配输出的解码器解决了数字电视前端系统中专业解码器单路电视节目TS流解扰与TS流分配固定问题，具有操作灵活，兼容性强，成本低等优点。

附图说明

图1为本发明一个实施例解码器结构框图。

图2为本发明一个实施例中FPGA内部实现框图。

具体实施方式

下面结合附图对本发明作进一步阐述。