[发明专利]一种分布控制双时钟异步发送、接收模块及FIFO装置

说明书

技术领域

本发明涉及超大规模集成电路技术领域中的双时钟异步FIFO装置，特别是涉及一种分布控制双时钟异步发送、接收模块及FIFO装置。

背景技术

超大规模数字电路设计中一般采用GALS(Globally Asynchronous Locally Synchronous)方式实现异步和同步设计的混合。各个模块内部使用传统的同步设计技术，而这些同步模块之间信号传输采用异步方式。这种设计方法简化了超大规模集成电路芯片的设计复杂度，却引入了不同时钟域之间信号传输的同步问题。如何在不同模块之间进行可靠、高效的数据异步传输，成为GALS设计的关键之一。

双时钟FIFO(dual-clock first-input first-output)或混合时钟FIFO(mixed-clock FIFO)适合实现不同时钟域之间的数据传输，这种技术对不同时钟域的时钟没有频率和相位要求，具有良好的适应性。传统的双时钟FIFO将控制逻辑和存储体作为一个整体，集中放置在高频模块一端，这种设计方式要求将相对低频的时钟树分布到高频区域。但随着芯片规模的扩大和时钟种类的增加，尤其是芯片内不同工作时钟频率的整体提高，给时钟树设计以及控制模块之间信号的延时控制带来较大的困难。

发明内容

本发明所要解决的技术问题是提供一种分布控制双时钟异步发送、接收模块及FIFO装置，避免了将发送方时钟树分布到接收方而增加时钟网络设计的复杂度。

本发明解决其技术问题所采用的技术方案是：提供一种分布控制双时钟异步发送模块，包括相互连接的源同步信号生成逻辑电路和满标志生成逻辑电路，所述源同步信号生成逻辑电路包括写脉冲生成电路和写数据通路，所述写脉冲生成电路用于产生写脉冲信号；所述写数据通路用于产生写数据信号；所述写脉冲信号为无固定变化周期的信号，所述写脉冲信号维持在有效状态的时间总是等于1/2个源方时钟域的时钟周期，所述写脉冲信号维持在无效状态的时间为(m+1)/2个源方时钟域的时钟周期，其中，m为自然数；所述写脉冲信号有效一次即表示有一组信号需要异步交接，且需要交接的信号通过写数据信号传递给目标方的异步信号接收模块，所述的写数据信号仅同步于所述写脉冲信号，且与源方时钟域的时钟没有相位依赖关系，与目标方时钟域的时钟没有频率和相位依赖关系。

所述满标志生成逻辑电路包括读指针跟踪逻辑电路、写指针跟踪逻辑电路、读指针同步器和判满逻辑电路；所述读指针跟踪逻辑电路采用接收方读脉冲进行读指针计数，而后使用所述读指针同步器将格雷码读指针同步到发送方主时钟，经同步后的格雷码读指针与所述写指针跟踪逻辑电路生成的格雷码写指针，所述判满逻辑电路采用所述格雷码写指针进行“满”状态判断。

所述写脉冲生成电路在所述判满逻辑电路判定为非满状态，且写请求有效时将内部写使能信号转换成宽度为半个时钟周期的写脉冲信号。

本发明解决其技术问题所采用的技术方案是：还提供一种分布控制双时钟异步接收模块，包括相互连接的读脉冲生成电路和空标志生成逻辑电路，以及独立的FIFO存储器阵列，所述读脉冲生成电路用于产生读脉冲信号；所述的读脉冲信号是无固定变化周期的信号，所述读脉冲信号维持在有效状态的时间总是等于1/2个目标方时钟域的时钟周期，读脉冲信号维持为无效状态的时间为(k+1)/2个目标方时钟域的时钟周期，其中，k为自然数，所述读脉冲信号有效一次就表示异步信号接收方已经从异步FIFO内部取出了一组异步交接信号，所述读脉冲信号与目标方时钟域的时钟信号没有相位依赖关系，与源方时钟域的时钟没有频率和相位依赖关系。

所述空标志生成逻辑电路包括写指针生成逻辑电路、读指针生成逻辑电路、写指针同步器和判空逻辑电路；所述写指针生成逻辑电路采用发送方写脉冲信号进行写指针计数，而后使用所述写指针同步器将格雷码写指针同步到接收方主时钟，经同步后的格雷码写指针与读指针生成逻辑电路生成的格雷码读指针，所述判空逻辑电路采用所述格雷码读指针进行“空”状态判断。

所述读脉冲生成电路在所述判空逻辑电路判定为非空状态，且读请求有效时将内部读使能信号转换成宽度为半个接收方时钟周期的读脉冲。

所述FIFO存储器阵列采用双端口SRAM、触发器或Latch阵列实现；所述FIFO存储器阵列使用写脉冲信号作为工作时钟。