[发明专利]双重图形化电学测试结构及监控方法

说明书

技术领域

本发明涉及半导体技术领域，具体涉及一种双重图形化电学测试结构及对双重图形化拼接区域的通孔电阻的监控方法。

背景技术

当摩尔定律继续向前延伸的脚步不可逆转的时候，双重图形化技术无疑成为了业界的最佳选择，双重图形化技术只需要对现有的光刻基础设施进行很小的改动可以有效地填补32纳米甚至更小节点的光刻技术空白。双重图形化技术的原理是将一套高密度的电路图形分解成两套分立的、密度低一些的图形，然后将它们制备到晶圆上。

在32纳米甚至更小节距的光刻技术工艺中，由于光学临近效应的存在，出现了线端变圆(line end rounding)，线端变短(line end shorting)，转角变圆(corner rounding)，关键尺寸偏差(critical dimension offset)，线间桥接(line bridge)等图案失真现象。

双重图形化拆分的时候，会产生一些拼接区域。因为上述这些失真现象的存在，双重图形化拼接区域在实际硅片上的形貌与设计的图案存在一定差异。同时这些拼接区域经历两次光刻(光刻-光刻-刻蚀工艺：LLE)甚至两次硬掩膜层刻蚀(光刻-刻蚀-光刻-刻蚀：LELE)，对电学测试结果也存在一定影响。

请参阅图1a和1b，图1a和图1b示出了双重图形化拆分后拼接区受光学临近效应影响而产生的图形失真现象；图1a示出了双重图形化拆分后拼接区的重叠量为零的示意图，由于光学邻近效应引起的线端变圆和线端变短的失真现象，当设计图形101拼接重叠量为零时，则经过双重图形工艺以后，在硅片上的形成的图形102呈现为断路；图1b示出了双重图形化拆分后拼接区的重叠量大于零的示意图，同样由于失真现象，此设计图形201最终在硅片上的形成的图形202的实际拼接重叠区的面积要小于设计图形。因此，如何能够避免双重图形化拆分后对拼接区所连接的通孔电阻的影响是不容忽视的。

发明内容

为了克服以上问题，本发明提出了一种双重图形化电学测试结构和对双重图形化拼接区域的通孔电阻的监控方法，从而能够确定拼接重叠量的合理范围。

为了达到上述目的，本发明提供了一种双重图形化电学测试结构，其包括：上金属层，下金属层，以及连接于所述上、下金属层的通孔结构；所述通孔结构位于所述上金属层和所述下金属层的重叠区域；其中，

所述上金属层和/或下金属层具有双重图形化拆分图形层，所述双重图形化拆分图形层具有拼接重叠区；所述拼接重叠区位于所述上金属层和所述下金属层的所述重叠区域中，且与所述通孔结构的顶部和/或底部相连接。

优选地，所述双重图形化拆分图形层的拼接重叠区的重叠量大于或等于零。

优选地，所述拼接重叠区将所述通孔结构的顶部/或底部覆盖。

优选地，所述拼接重叠区与所述通孔结构的顶部和/或底部的图形相同。

优选地，所述上金属层和/或所述下金属层为长条状。

本发明还提供了一种双重图形化拼接区的通孔电阻的监控方法，其特征在于，采用上述的电学测试结构；所述监控方法包括以下步骤：

步骤01：设置一组不同重叠量，并据此对所述上金属层和/或所述下金属层的图形进行双重图形化拆分，得到一组具有双重图形化拆分图形层的电学测试结构；其中，该组电学测试结构中的双重图形化拆分图形层含有不同重叠量的拼接重叠区；所述拼接重叠区位于所述上金属层和所述下金属层的所述重叠区域中，并且与所述通孔结构的顶部和/或底部相连接；

步骤02：对该组电学测试结构进行电学测试，得到所对应的所述电学测试结构中通孔结构的电阻值；

步骤03：对未经双重图形化拆分的所述电学测试结构进行电学测试，得到所对应的通孔结构的电阻值；

步骤04：根据所述步骤02中的电阻值和所述步骤03中的电阻值，确定所述拼接重叠区的重叠量的目标范围。

优选地，所述步骤01中的所述拼接重叠区的重叠量大于或等于零。

优选地，所述拼接重叠区将所述通孔结构的顶部/或底部覆盖。

优选地，所述拼接重叠区与所述通孔结构的顶部和/或底部的形状相同。

优选地，所述步骤02中或所述步骤03中采用四端测试法进行所述电学测试。