[发明专利]半导体器件及其制造方法

说明书

一种半导体器件，包括在衬底上沿第一方向延伸分布的多个鳍片结构、横跨多个鳍片结构沿第二方向延伸分布的栅极堆叠结构、在栅极堆叠结构沿第一方向两侧的源漏区，其中，衬底与多个鳍片结构之间界面处具有多孔结构。依照本发明的半导体器件及其制造方法，通过电化学刻蚀工艺在衬底表面形成多孔结构之后再外延生长鳍片结构，通过填充了外延层的多孔结构吸收一部分失配应变以允许上部鳍片结构弛豫，提高FinFET器件高迁移率材料的鳍片结构与衬底之间界面的可靠性。

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种具有高迁移率鳍片的FinFET及其制造方法。

背景技术

随着器件尺寸等比例缩减至22nm技术以及以下，诸如鳍片场效应晶体管(FinFET)和三栅(tri-gate)器件的三维多栅器件成为最有前途的新器件技术之一，这些结构增强了栅极控制能力、抑制了漏电与短沟道效应。

对于传统工艺而言，通过如下的步骤来对包括FinFET、tri-gate器件的CMOS器件进行栅极图形化以及形成接触，以便实现隔离的功能器件：

1、采用布线-切割(line-and-cut)双光刻图形化技术以及随后刻蚀栅极堆叠来对栅极图形化；

2、采用统一特征尺寸和节距(pitch)来沿一个方向印刷用于栅极图形化的平行线条；

3、仅在预定的网格节点处布置栅极线端(尖端)；

4、通过在形成器件间绝缘介质层之后光刻以及刻蚀来形成用于器件栅极电极和源/漏极的导电接触孔。

上述方法具有一些优点：

1、简化了适用于特殊照明模式的光刻；

2、消除了使光刻、刻蚀和OPC复杂化的许多邻近效应。

FinFET和三栅器件与平面CMOS器件不同，是三维(3D)器件。通常，通过选择性干法或者湿法刻蚀在体衬底或者SOI衬底上形成半导体鳍片，然后横跨鳍片而形成栅极堆叠。三维三栅晶体管在垂直鳍片结构的三个侧边上均形成了导电沟道，由此提供了“全耗尽”运行模式。三栅晶体管也可以具有连接起来的多个鳍片以增大用于更高性能的总驱动能力。

然而，随着FinFET器件进入22nm技术节点并且进一步缩减，对于3D FinFET、尤其是对于SOI FinFET而言，难以形成具有合适的应力的Si或SiGe鳍片结构，或者诸如在Si衬底上形成诸如GaAs、GaN等III-V族化合物半导体材料。这是因为Si相对而言是硬质材料，(晶格失配的)高迁移率材料的外延生长可以导致位错，使得衬底中的Si或SiGe与上方外延生长的其他高迁移率材质的鳍片结构之间存在较大的界面缺陷，应变增大、可靠性降低。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提高FinFET器件高迁移率材料的鳍片结构与衬底之间界面的可靠性。

为此，本发明提供了一种半导体器件，包括在衬底上沿第一方向延伸分布的多个鳍片结构、横跨多个鳍片结构沿第二方向延伸分布的栅极堆叠结构、在栅极堆叠结构沿第一方向两侧的源漏区，其中，衬底与多个鳍片结构之间界面处具有多孔结构。

其中，多孔结构的多孔率为55％～70％。

其中，多个鳍片结构的晶格常数不同于衬底。其中，多个鳍片结构的材料选自Si、SiGe、SiGeC、SiC、Si:H、III-V族化合物半导体、II-VI族化合物半导体的任一种及其组合。

其中，多个鳍片结构与多孔结构之间还具有缓冲层。

其中，衬底为具有4～10度倾斜角的p+衬底。

本发明还提供了一种半导体器件制造方法，包括：