[发明专利]一种抗单粒子翻转的SR锁存器

说明书

技术领域

本发明属于集成电路技术领域，涉及一种抗单粒子翻转的SR锁存器。

背景技术

单粒子效应已经成为航空航天领域电子系统主要的可靠性问题之一。影响SR锁存器的单粒子效应主要是单粒子翻转效应。因此需要对SR锁存器进行抗单粒子翻转的加固措施。高性能的抗辐照SR锁存器具有临界电荷大，翻转恢复时间短，写入速度快，驱动能力强，功耗低的特点。Sung-MoKang和Yusuf Leblebici写的(CMOS Digital Intergrated Circuits Analysis and Design，Third Edition，248-249)中提到的基于与非门或者或非门的SR锁存器不具有抗单粒子翻转的能力，写入速度慢，上升延迟和下降延迟差一个门延迟，且驱动能力弱。Jahinuzzaman发表的(Jahinuzzaman S M，Rennie D J，Sachdev M.A soft error tolerant 10T SRAM bit-cell with differential read capability[J].Nuclear Science，IEEE Transactions on Nuclear Science，2009，56(6)：3768-3773.)中提到的Quatro-10T单元有静态功耗和静态噪声容限高的特点，但是写入延迟较大，并且存储节点对不同电平的翻转恢复能力有很大的差别。段健发表的(段健.一种SEU/SET加固SAFF设计.西安文理学院学报：自然科学版，2011，14(3)：80-82)中提到的基于保护门的SR锁存器可以利用上下级电路的冗余节点屏蔽翻转节点的电平变换，实现抗SEU的效果，但是在面积、功耗和速度上的代价很大。黄晔等人发表的(黄晔，程秀兰.SEU/SET加固D触发器的设计与分析.半导体技术，2009，34(1)：69-72)中提出的保护门锁存器利用时间冗余技术实现抗SEU/SET能力，但是信号传输速度受到延迟的限制，不适合高速电路的应用。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供了一种抗单粒子翻转的SR锁存器，该锁存器写入速度快，延迟短，符合抗辐射高速度集成电路的要求。

为达到上述目的，本发明所述的抗单粒子翻转的SR锁存器包括第一信号输出端口、第二信号输出端口、电源、第一存储节点、第二存储节点、第一信号输入端口、第二信号输入端口、第三信号输入端口、第四信号输入端口、第一控制节点、第二控制节点、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管及第十NMOS管；

所述第一PMOS管的漏极及栅极分别与第二控制节点及第一控制节点相连接，第一PMOS管的源极及衬底与电源相连接；

所述第二PMOS管的漏极及栅极分别与第一控制节点及第二控制节点相连接，第二PMOS管的源极及衬底与电源相连接；

所述第三PMOS管的栅极及漏极分别与第一信号输入端口及第七PMOS管的源极相连接，第三PMOS管的源极及衬底与电源相连接；

所述第四PMOS管的栅极及漏极分别与第二信号输入端口及第八PMOS管的源极相连接，第四PMOS管的源极及衬底与电源VDD相连接；

所述第五PMOS管的栅极及漏极分别与第四信号输入端口及第一存储节点相连接，第五PMOS管的源极及衬底与电源相连接；

所述第六PMOS管的栅极及漏极分别与第三信号输入端口及第二存储节点相连接，第六PMOS管的源极及衬底与电源相连接；

所述第七PMOS管的栅极及漏极分别与第二控制节点及第一存储节点相连接，第七PMOS管的衬底与电源相连接；

所述第八PMOS管的栅极及漏极分别与第一控制节点及第二存储节点相连接，第八PMOS管的衬底与电源相连接；

所述第一NMOS管的栅极及漏极分别与第四信号输入端口及第五NMOS管的源极相连接，第一NMOS管的源极及衬底均接地；

所述第二NMOS管的栅极及漏极分别与第三信号输入端口及第六NMOS管的源极相连接，第二NMOS管的源极及衬底均接地；

所述第三NMOS管的栅极及漏极分别与第一信号输入端口及第一存储节点相连接，第三NMOS管的源极及衬底均接地；