[发明专利]中介基板及其制法

说明书

一种中介基板及其制法，是在一承载板上蚀刻形成凹槽，以在该凹槽中填充介电材形成第一介电材料层，或在该承载板上形成图案化的第一介电材料层，再依序于该承载板及该第一介电材料层上形成第一线路层、第一导电块、及第二介电材料层，并使该第一线路层及第一导电块嵌埋于第二介电材料层中，再于该第二介电材料层上形成第二线路层及第二导电块，以形成无核心(coreless)及具细线路的中介基板。

技术领域

本发明是有关于一种半导体基板及其制法，尤指一种中介基板及其制法。

背景技术

随着电子产品逐渐朝微型化发展，一般印刷电路板(PCB)表面可供设置半导体封装件的面积越来越小，因此业界遂发展出一种半导体封装件的立体堆栈技术，其于一半导体封装件上迭置另一半导体封装件，而成为一层迭式封装结构(package on package,POP)，以符合高密度组件设置的要求。

传统的层迭式封装结构是将一半导体封装件透过多个焊球而接置并电性连接至另一半导体封装件，然而由于受限于制程关系，该些焊球尺寸及间距皆需有一定尺寸，在封装件有限面积下，即会缩减封装件对外的电性接点，且造成整体封装结构的厚度偏高。

请参阅图1，为进一步提升层迭式封装结构的电性接点数量与轻薄发展，业界遂在第一半导体封装件1A与第二半导体封装件1B间设置一中介基板(Interposer)10，其中该中介基板10第一表面及第二表面设有第一线路层11及第二线路层12，且该中介基板10中设有导电穿孔13以电性连接第一线路层11及第二线路层12，以供第一半导体封装件1A透过第一导电材料14接置并电性连接至中介基板10的第一线路层11，再透过该中介基板10的第二线路层12及第二导电材料15接置并电性连接至第二半导体封装件1B，以构成一层迭式封装结构。

请参阅图2A至2E，为一中介基板的制程。

如图2A所示，首先提供一核心板20，该核心板20具相对的第一表面20a及第二表面20b，并于该核心板20中钻设多个贯穿该第一及第二表面的穿孔20c，接着再于该核心板第一表面、第二表面及穿孔中镀上一金属层21。

如图2B所示，图案化该核心板20第一表面20a及第二表面20b的金属层以形成第一线路层21a及第二线路层21b，并使该第一线路层21a及第二线路层21b可透过形成于该穿孔中的金属层(亦即导电穿孔21c)而相互电性连接。再于该第一线路层21a及第二线路层21b上形成绝缘层(防焊层)22，并使该绝缘层22形成有多个开口以外露部分该第一线路层21a及第二线路层21b。

如图2C所示，于该核心板20第一表面20a及第二表面20b的绝缘层22上覆盖一导电层23及阻层24。

如图2D所示，图案化该阻层24，以形成有多个开口而外露出部分该第二线路层21b；接着进行电镀制程，以在该阻层开孔中形成导电材料25，该导电材料25与第二线路层21b电性耦接。

如图2E所示，移除该阻层24及其所覆盖的导电层23，以形成一中介基板。

然而前述制程复杂且成本较高，且于前述制程中因需额外设置导电层，该导电层的设置容易影响中介基板电性质量；此外，于制程时中介基板厚度会受限，当其厚度越薄时(例如130μm以下)，生产不易且易造成破损；再者，此类制程中线路的线宽/线距(L/S)设计易受限制，当L/S为25/25μm以下时，良率亦受到影响。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容