[发明专利]半导体封装件及其制法

说明书

技术领域

本发明涉及一种半导体封装件及其制法，特别是指一种具有强化 层的半导体封装件及其制法。

背景技术

覆晶(Flip-Chip)技术因具有缩小芯片封装面积及缩短讯号传输 路径等优点，目前已经广泛应用于芯片封装领域。例如，芯片尺寸构 装(ChipScalePackage,CSP)、芯片直接贴附封装(DirectChip Attached,DCA)、及多芯片模块封装(MultiChipModule,MCM)等型 态的封装模块，均可以利用覆晶技术达到封装的目的。

在覆晶封装制程中，由于芯片与线路基板的热膨胀系数的差异甚 大，故芯片外围的凸块无法与线路基板上对应的接点形成良好的接合， 使得凸块可能自线路基板上剥离。

另一方面，随着集成电路的积集度的增加，因芯片与线路基板的 间的热膨胀系数(CoefficientofThermalExpansion,CTE)不匹配 (mismatch)，以致所产生的热应力(thermalstress)与翘曲(warpage) 的现象也日益严重，从而导致芯片与线路基板之间的电性连接可靠度 (reliability)下降，并造成信赖性测试的失败。

为了解决上述问题，现有技术提出了采用穿硅中介板(Through siliconinterposer,TSI)制作线路基板的制程，藉由穿硅中介板与 芯片的硅材质接近，以有效避免热膨胀系数不匹配所产生的问题，例 如图1所示的半导体封装件1。

图1为绘示现有技术的一半导体封装件1的剖视示意图。该半导 体封装件1包括一线路基板10、一穿硅中介板11、多个焊球12、一凸 块底下金属层13、一芯片14以及多个焊球15。

该线路基板10具有相对的第一表面10a与第二表面10b、多个焊 垫101及多个焊垫102。该穿硅中介板11具有相对的底面11a与顶面 11b、一第一线路层111、一第二线路层112、多个硅导通孔(Through SiliconVia,TSV)113、一第一绝缘保护层114及一第二绝缘保护层 115，该些硅导通孔113电性连接该第一线路层111及第二线路层112。

该些焊球12电性连接该线路基板10与该第一线路层111，该凸块 底下金属层13形成于该第二线路层112上。该芯片14具有多个焊垫 141，并透过该些焊球15与该凸块底下金属层13电性连接该第二线路 层112。

该半导体封装件1除可避免上述问题外，也可使其整体尺寸更加 缩小，例如一般线路基板的最小线宽/线距仅能做到12/12微米(μm)， 而当芯片的输入输出(IO)数增加时，现有的线路基板的线宽/线距并无 法再缩小，故须加大线路基板的面积以提高布线密度，方可接置具有 高输入输出数的芯片。

但因图1的半导体封装件1是将该芯片14接置于一具有硅导通孔 113的穿硅中介板11上，藉由该穿硅中介板11作为转接板，以将该芯 片14电性连接至该线路基板10上，该穿硅中介板11可以半导体制程 做出线宽/线距为3/3微米或以下，故当该芯片14具有高输入输出数 时，该穿硅中介板11的面积已足够连接高输入输出数的芯片14。同时， 将该芯片14连接于该穿硅中介板11的电性传输速度，亦较该芯片14 直接接置于该线路基板10的速度来的快又高，此因该穿硅中介板11 具有细线宽/线距与电性传输距离短的特性。

惟，上述具有该穿硅中介板11的半导体封装件1的制作成本过高， 故目前业界积极开发不具有该穿硅中介板11且体积小于该半导体封装 件1的封装结构，因而发展出无硅基材的线路互连封装技术(SiLess InterconnectTechnology)，其主要制程例如图2A至图2E所示。

图2A至图2E为绘示现有技术的另一半导体封装件2及其制法的 剖视示意图。该半导体封装件2的主要制法如下：

如图2A所示，先提供一承载板20与一增层结构21，该承载板20 具有相对的第一表面20a与第二表面20b，该增层结构21具有相对的 第一底面21a与第一顶面21b、至少一介电层211、多个导电盲孔212、 至少一线路层213及多个电性连接垫214，且该增层结构21的第一底 面21a与第一顶面21b上分别形成有第一绝缘保护层22及第二绝缘保 护层23。接着，将该承载板20设置于该第一绝缘保护层22上，并形 成凸块底下金属层24于该些电性连接垫214上。