[发明专利]半导体器件

说明书

一种半导体器件可以包括：写入控制块，其配置成产生用于控制写入操作的多个写入使能信号；以及写入延迟块，其配置成向经由写入全局输入/输出线传送的多个写入数据施加延迟时间。半导体器件还可以包括多个存储体，其配置成响应于多个写入使能信号而操作且接收多个写入数据，其中，所述多个写入数据根据所述多个存储体的物理位置而具有不同的延迟时间。

相关申请的交叉引用

本申请要求2014年3月14日向韩国知识产权局提交的申请号为10-2014-0030354的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例大体涉及半导体器件，且更具体地涉及改善输入/输出线的定时偏移的技术。

背景技术

半导体存储器件正朝增加集成度和提高半导体存储器件的操作速度的方面发展。为了提高半导体存储器件的操作速度，已经开发了同步存储器件。这种同步存储器件能够与从存储器芯片外部接收的时钟信号同步操作。

例如，可以借以在单时钟周期期间经由单数据引脚输入和输出数据来实现SDR(单数据率)同步存储器件。在SDR同步存储器件中，数据的输入和输出与时钟信号的上升沿同步。

然而，SDR同步存储器件难以与需要高速操作的系统一起工作。因此，可以借以数据与时钟信号的上升沿和下降沿同步地经由每个数据输入/输出引脚连续输入和输出来实现DDR(双倍数据率)同步存储器件。

照此，可以在不增加时钟信号的频率的情况下实现比传统SDR同步存储器件宽至少两倍的带宽，因而，高速操作可以得以实现。

DDR同步存储器件采用每次内部处理多个比特的多比特预取机制。多比特预取机制指的是与数据选通信号同步地将顺序输入的数据并行布置的机制。然后，以这种方式布置的多比特数据每次通过与外部时钟信号同步地输入的写入命令储存在存储器单元阵列中。

发明内容

在一个实施例中，一种半导体器件可以包括：写入控制块，其配置成产生用于控制写入操作的多个写入使能信号；以及写入延迟块，其配置成向经由写入全局输入/输出线传送的多个写入数据施加延迟时间。半导体器件还可以包括多个存储体，其配置成响应于所述多个写入使能信号而操作且接收所述多个写入数据，其中，所述多个写入数据根据所述多个存储体的物理位置而具有不同的延迟时间。

在一个实施例中，一种半导体器件可以包括：多个存储体，根据存储体的物理位置把多个存储体划分为第一组存储体和第二组存储体，且多个存储体被配置成产生用于控制读取选通操作的多个读取控制信号；以及读取延迟块，其配置成针对相应存储体向从所述多个存储体读取的多个读取数据施加延迟时间，并且将所述读取数据输出至读取全局输入/输出线。半导体器件还可以包括：读取信号组合块，其配置成对所述第一组存储体和所述第二组存储体的多个读取控制信号进行组合；以及组合块，其配置成对所述读取信号组合块的输出进行组合，并且输出组合信号。

在一个实施例中，一种半导体器件可以包括：多个存储体，根据存储体的物理位置把多个存储体划分为第一组存储体和第二组存储体，所述多个存储体被配置成被输入经由写入全局输入/输出线施加的多个写入数据，且所述存储体被配置成产生用于控制读取选通操作的多个读取控制信号；以及写入电路，其配置成产生用于控制写入操作的多个写入使能信号，向传送至所述写入全局输入/输出线的所述多个写入数据施加不同的控制延迟时间，以及将所述写入数据输出至所述多个存储体。半导体器件还可以包括读取电路，其配置成针对相应存储体向从所述多个存储体读取的多个读取数据施加不同的控制延迟时间，将所述读取数据输出至读取全局输入/输出线，以及划分和组合通过所述第一组存储体和所述第二组存储体的所述多个读取控制信号。

写入控制块设置在写入全局输入/输出线的中心区域中，使得第一组存储体和第二组存储体在布局上区分开。

组合块设置在第一组存储体和第二组存储体之间的布局的中心区域中。