[发明专利]一种锁相环锁定状态检测电路

权利要求书

1.一种锁相环锁定状态检测电路，其特征在于，包括依次连接的滤波电路(821)、自复位采样电路(822)、比较电路(823)和状态锁定电路(824)；

所述滤波电路(821)用于对输入脉冲信号(FUP)进行低通滤波获得输出信号(spf)；

所述自复位采样电路(822)的输入端分别接入复位信号(RESET)、分频器(815)的输出频率(FFB)和滤波电路(821)的输出信号(spf)，第一输出端(A1～An)和第二输出端(B1～Bn)分别与比较电路(823)的输入端相连；

所述比较电路(823)的输入端还接入复位信号(RESET)和输入参考时钟(FREF)，输出端输出信号(slock)，并与状态锁定电路(824)的输入端相连；

所述状态锁定电路(824)的输入端还接入复位信号(RESET)，输出端输出可变锁定信号(LOCK1)和恒定锁定信号(LOCK2)；当锁相环锁定时可变锁定信号(LOCK1)跳变为高电平，当锁相环失锁时可变锁定信号(LOCK1)跳变为低电平；在锁相环第一次锁定后恒定锁定信号(LOCK2)保持为高电平，直到锁相环再次复位或重新上电。

2.根据权利要求1所述的一种锁相环锁定状态检测电路，其特征在于，所述的自复位采样电路(822)包括两个PMOS晶体管，2n+2个触发器，两个反相器，一个二输入与非门，以及一个二输入或非门；

复位信号(RESET)与第一二输入与非门(nand1)的第二输入端(b)相连；分频器(815)输出频率(FFB)分别与n+1个依次级联的A端触发器(DFFA1，DFFA2，……，DFFAn+1)的时钟输入端(CK)相连；滤波电路(821)输出信号(spf)与第一反相器(inv1)的输入端相连；第一反相器(inv1)的输出端分别与n+1个依次级联的B端触发器(DFFB1，DFFB2，……，DFFBn+1)的时钟输入端(CK)相连；

第一PMOS晶体管(mos1)的源端接电源电压(vdd)，栅端与漏端短接并与首级A端触发器(DFFA1)的数据输入端(D)相连，非末级A端触发器(DFFA1，……，DFFAn)的数据输出端(Q)分别与后一级触发器的数据输入端(D)相连，末级A端触发器(DFFAn+1)的数据输出端(Q)与二输入或非门(nor1)的第一输入端(a)相连；

第二PMOS晶体管(mos2)的源端接电源电压(vdd)，栅端与漏端短接并与首级B端触发器(DFFB1)的数据输入端(D)相连，非末级B端触发器(DFFB1，……，DFFBn)的数据输出端(Q)分别与后一级触发器的数据输入端(D)相连，末级B端触发器(DFFBn+1)的数据输出端(Q)与二输入或非门(nor1)的第二输入端(b)相连；

二输入或非门的输出端(y)与二输入与非门的第一输入端(a)相连，二输入与非门的输出端与第二反相器(inv2)的输入端相连；第二反相器(inv2)的输出端与触发器的复位信号端(RN)相连；自复位采样电路(822)中各非末级触发器的输出端输出的第一输出信号(a1～an)和第二输出信号(b1～bn)分别与比较电路(823)的输入端相连。

3.根据权利要求2所述的一种锁相环锁定状态检测电路，其特征在于，所述的比较电路(823)包括一个反相器，n个二输入异或门，一个等效n输入与非门，以及一个触发器；

复位信号(RESET)与比较触发器(DFF1)的置位信号端(SN)相连；输入参考时钟(FREF)与第三反相器(inv3)的输入端相连，第三反相器(inv3)的输出端与比较触发器(DFF1)的时钟输入端(CK)相连；

第一输出端(A1～An)和第二输出端(B1～Bn)分别对应的接入到二输入异或门(xor1～xorn)的第一输入端和第二输入端，输出端分别与等效n输入与非门的输入端(c1～cn)对应相连，等效n输入与非门的输出端与对比触发器(DFF1)的数据输入端(D)相连，对比触发器(DFF)的数据输出端(Q)作为比较电路(823)的输出端，并输出信号(slock)；比较电路(823)的输出端(Slock)与状态锁定电路(824)的输入端相连。

4.根据权利要求1或3所述的一种锁相环锁定状态检测电路，其特征在于，所述的状态锁定电路(824)包括一个PMOS晶体管，两个反相器，以及三个二输入与非门；

复位信号RESET与第三二输入与非门nand3的第一输入端(a)相连，比较电路(823)的输出端(Slock)与第二二输入分别与非门nand2的第一输入端(a)和第四反相器inv4的输入端相连；第四反相器inv4的输出端输出可变锁定信号LOCK1；

第三PMOS晶体管(mos3)的源端与电源电压(vdd0相连，栅端与漏端短接并与第四二输入与非门(nand4)的第二输入端(b)相连；第四二输入与非门(nand4)的输出端与第二二输入与非门(nand2)的第二输入端(b)相连，第二二输入与非门(nand2)的输出端与第三二输入与非门(nand3)的第二输入端(b)相连；第三二输入与非门(nand3)的输出端与第五反相器(inv5)的输入端相连，第五反相器(inv5)的输出端与第四二输入与非门(nand4)的第一输入端(a)相连，同时第五反相器(inv5)的输出端作为状态锁定电路(824)的输出端，输出恒定锁定信号(LOCK2)。