[发明专利]阵列基板的制造方法、阵列基板和显示装置

说明书

技术领域

本发明涉及阵列基板的制造技术领域，尤其涉及一种阵列基板的制造方法、阵列基板和显示装置。

背景技术

在现有的阵列基板的制造工艺中，栅绝缘层同时为薄膜晶体管的介质层和存储电容的介质层。当单纯选择低介电常数的栅绝缘材料或者提高栅绝缘层的厚度以减小寄生电容来提高响应速度，会同时导致薄膜晶体管的特性和存储电容降低，导致阵列基板的薄膜晶体管充电不足问题，进而导致显示装置的图像出现问题。反过来如果单纯通过采用超薄栅绝缘层或者提高栅绝缘层的介电常数，来提高薄膜晶体管的电学特性和存储电容，同样也会导致寄生电容增大，从而导致阵列基板漏电，寿命和可靠性变差等问题。

发明内容

本发明的主要目的在于提供一种阵列基板的制造方法、阵列基板和显示装置，以提高可视区的薄膜晶体管电学特性和存储电容，降低阵列基板的寄生电容。

为了达到上述目的，本发明提供了一种阵列基板的制造方法，包括在基板上设置栅金属层的步骤和设置源漏金属层的步骤，所述栅金属层包括薄膜晶体管的栅极和存储电容的第一极板，所述源漏金属层包括薄膜晶体管的源极、薄膜晶体管的漏极和存储电容的第二极板；所述阵列基板的制造方法在设置栅金属层步骤和设置源漏金属层的步骤之间还包括：

在该基板上设置至少一层非沟道接触界面栅绝缘层，图形化并全部或部分减薄至少一层该非沟道接触界面栅绝缘层的与该栅极和/或该第一极板对应的部分；

在该基板上设置未图形化的沟道接触界面栅绝缘层，在该沟道接触界面栅绝缘层上设置薄膜晶体管的沟道层。

实施时，本发明所述的阵列基板的制造方法还包括：降低至少一层该非沟道接触界面栅绝缘层的介电常数，以减小寄生电容。

实施时，所述在该基板上设置至少一层非沟道接触界面栅绝缘层包括：采用常压化学气相沉积法、低压化学气相沉积法、等离子体辅助化学气相淀积法或溅射法在该基板上制备至少一层非沟道接触界面栅绝缘层；

所述在该基板上设置未图形化的沟道接触界面栅绝缘层包括：在该基板上采用常压化学气相沉积法、低压化学气相沉积法、等离子体辅助化学气相淀积法或溅射法制备未图形化的沟道接触界面栅绝缘层。

实施时，所述非沟道接触界面栅绝缘层由硅氧化物、氮化硅、三氧化二铝、二氧化铪、二氧化锆、二氧化钛、三氧化二钇、三氧化二镧或五氧化二钽制成。

实施时，所述在该沟道接触界面栅绝缘层上设置薄膜晶体管的沟道层包括：在该沟道接触界面栅绝缘层上采用溅射法、溶胶-凝胶法、真空蒸镀法、喷涂法或化学气相沉积法制备薄膜晶体管的沟道层，并图形化该沟道层。

实施时，所述栅金属层还包括栅金属走线；所述源漏金属层还包括源漏金属走线；

该源漏金属走线包括有效显示区源漏金属走线和布线区源漏金属走线；

所述设置源漏金属层的步骤包括：采用溅射法淀积源漏金属层；

该源漏金属层由钼、铝钕合金、钼铝合金、钕钼合金、钼铌铜合金、钛铜合金和金钛合金中的一种或几种制成。

实施时，在设置源漏金属层的步骤之后还包括：

钝化层设置步骤：在该基板上沉积钝化层，并图形化该钝化层；

接触孔设置步骤：在该钝化层上与该薄膜晶体管的源极对应处、与该薄膜晶体管的漏极对应处和与该存储电容的第二极板对应处分别刻蚀接触孔；

透明金属电极设置步骤：采用溅射法在该接触孔处淀积透明金属电极作为电引出层，并图形化该电引出层。

实施时，在透明金属电极设置步骤之后还包括退火步骤；

在真空、氮气、氢气或氧气中对该基板进行退火，退火温度大于等于120℃而小于等于450℃，退火时间大于等于0.5小时而小于等于2小时。

本发明还提供了一种阵列基板，包括上方设置有栅金属层的基板，所述栅金属层包括薄膜晶体管的栅极和存储电容的第一极板，所述栅金属层包括薄膜晶体管的栅极和存储电容的第一极板；所述阵列基板还包括设置于该基板上的至少一层非沟道接触界面栅绝缘层、设置于该至少一层非沟道接触界面栅绝缘层上的沟道接触界面栅绝缘层，以及设置于该沟道接触界面介质层上的薄膜晶体管的沟道层；

至少一层该非沟道接触界面栅绝缘层的与该栅极和/或该第一极板对应的部分图形化并全部或部分减薄。

实施时，至少一层该非沟道接触界面栅绝缘层的介电常数被降低。

实施时，本发明所述的阵列基板还包括设置于设有该沟道层的基板上的源漏金属层和设置于设有该源漏金属层的基板上的钝化层；